硬件工程師筆試常見問題

本篇博客來講說硬件開發的筆試或者面試。

         面試主要是基於項目的，因此在這裏不過多討論，看本身的項目經驗了。

        筆試題目，硬件筆試包含的內容仍是比較多的，有FPGA，C語言，信號系統知識，數電模電、電路分析、高頻電路、PCB設計，通訊原理等。在這裏儘量列舉硬件筆試可能會出現的題目。

   如下回答爲筆者杜撰，未必正確，歡迎你們一同討論。

PCB的兩條走線過長平行走線會引發什麼後果？

從信號完整性方面來考慮，過長的走線耦合加強，串擾的本質在於耦合，因此過長平行走線會引發串擾，可能會引發誤碼操做。

常見的組合邏輯電路有哪些？

加法器，數據選擇器，數據輸出器，編碼器，譯碼器，數值比較單元，算數邏輯單元。

存儲器有哪些構成？

存儲陣列，地址譯碼器和輸出控制電路。

鎖相環電路的基本構成？

分頻器、鑑頻鑑相器、環路濾波器、壓控振盪器。

RS232和RS485的主要區別？

RS232是利用傳輸線與公共地之間的電壓差傳輸信號，RS485是利用傳輸線之間的電壓差做爲傳輸信號，因爲電壓差分對的存在，能夠很好的抑制共模干擾，因此RS485傳輸更遠。

驅動蜂鳴器的三極管工做在哪一個區，如果作反相器呢？

因爲單片機等其餘MCU IO輸出的電流比較小，大概在幾十個mA如下，因此爲了驅動須要電流較大的器件，須要額外的器件。驅動蜂鳴器利用三極管，使其工做在放大區。利用三極管的飽和和截止特性，能夠作反相器，做爲開關使用。

四層板信號分佈是怎麼樣的，才能使EMC下降？

對於經常使用的4層板信號分佈是，信號層–地層(電源層)—電源層(地層)—信號層。這樣設置的原則是（1）電源層和地層相鄰，能夠耦合電源的噪聲，下降因電源抖動對器件的影響。（2）頂層和底層都有相應的參考層，能夠良好的達到信號阻抗要求。（3）因兩個信號層都有參考層，因此都有各自的參考迴流路徑，能夠下降EMI。

分析競爭與冒險如何產生的以及如何避免？

信號通過邏輯門電路都須要要必定的時間，不一樣的傳輸路徑上門電路數量不同或者門電路數量同樣，但每一個門電路的延遲時間不同，使得與穩態下獲得的邏輯功能不一致，產生錯誤的輸出。到達的時間不一致稱爲競爭，產生的毛刺稱爲冒險。

解決辦法：1.增長選通電路；2.芯片外部添加電容；3.增長布爾式的消去項；

傳輸線幾個重要的經驗公式？

對於傳輸線上任何串聯鏈接都有電容參數，爲了使其不產生對信號線變緩趨勢，須要知足 C < 4 *RT。對於傳輸線上任何串聯鏈接都有電感參數，爲了使其不產生尖峯信號，須要知足 L < 0.2 * Z0 *RT。

AD電路中，濾波爲何採用磁珠濾波，而不是電感？

良好的濾波電路對AD器件影響是較大，噪聲大，可能會引發誤碼操做。磁珠濾波是吸取噪聲，轉化成熱，電感濾波時反射噪聲，並無消除噪聲。

解釋一下電感，磁珠和電容濾波原理？

磁珠濾波是吸取噪聲磁珠的等效形式爲電抗(電感) + 電阻，在低頻段，磁珠表現爲感性，反射噪聲，在高頻段表現爲阻性，吸取噪聲，並轉化成熱。因此選擇磁珠時須要考慮電路上的信號和噪聲所處的頻帶，儘可能讓工做頻率高於磁珠的轉化頻率，處在阻性範圍。 對於磁珠的選擇須要考慮的方面：(1)考慮信號工做的頻帶範圍，好肯定磁珠的選型，儘可能讓其大於磁珠的轉換頻率；(2)直流電阻，選擇低Rdc，下降流過磁珠自己的損耗；(3)額定電流，選擇磁珠的額定電流盡可能接近或者大於工做電流；(4)自諧振頻率，應選擇自諧振頻率較高的磁珠，由於工做頻率大於自諧振頻率時，會表現爲電容特性，會迅速下降阻抗。

電感濾波是反射噪聲，首先說一下電感的做用（1）通直流隔交流;（2）濾波；（3）阻礙電流的變化，維持電流的穩定。由於電感自己也有必定的阻抗，因此在大電流流過期須要考慮電感上的壓降，還要注意組成的LC高通或者低通濾波器，不要使其諧振頻率工做在器件自己的工做頻帶範圍內，不然會引發諧振，紋波變大。選擇電感時，其諧振頻率要高於工做頻率，當低於諧振頻率時，電感值保持穩定，高於諧振頻率時，不過增長到必定程度後再也不增長，頻率在增長電感表現爲電容性，會隨頻率增高而迅速減少。

電容濾波是反射噪聲，電容的等效模型爲電感+電容+電阻的串聯，在諧振頻率以前，電容表現爲電容特性，隨着頻率增長，阻抗變小，可是隨着頻率超過工做頻率，會使得電容轉化爲電感特性，隨着頻率的增長阻抗變大。電容的做用（1）通交流隔直流;（2）濾波，高頻噪聲的泄放通道；（3）續流池，維持電壓的穩定。電容有ESR和ESL特性，ESR表現爲其內部有必定的電阻特性。ESL與電容的封裝尺寸有關，F = （ESL * C）^（-1/2）。對於ESL特性，因此在選擇電容濾波的時候，儘可能不要選擇同一封裝不一樣容值，或者同一容值不一樣封裝，這對於濾波會有必定的做用，可是不明顯，濾波效果較好的是不一樣容值不一樣封裝類型，能夠基本上濾波各個頻段的噪聲。 

           對於電容的選擇通常是 陶瓷電容 高頻，鉭電容通常是中頻，電解電容通常是低頻。容值越大的鉭電容其ESR值越小。

3W，20H什麼意思？

3W是相鄰走線中心距爲標準線寬的3倍。H表示是電源層到底層的厚度，電源層相對於底層內縮20H，以吸取電源平面的輻射。

狀態機中的摩爾和米莉有什麼區別？

摩爾型狀態機只和狀態有關，米莉型不僅僅和當前狀態有關，還和輸入有關。

基爾霍夫電流定律和電壓定律？

在集總電路中，對於任一結點，全部流出結點的支路電流代數和恆等於零。

在集總電路中，對於任一回路，全部支路電壓代數和恆等於零。

如何理解運放的虛短和虛斷？

虛短是本質，虛斷是派生。固然利用這兩個運放的性質，算是把運放看成理想運放看待，不過實際中應用兩個此性質計算出來的結果也相差無幾。

虛短是因爲運放的開環放大倍數每每很高，而運放的輸出每每是有限的，這樣會致使輸入的兩個引腳間的電位差很小，近似於等電位。稱爲虛短。

虛斷是因爲運放的差模輸入電阻很高，流入的兩個輸入端的電流很小，近似於斷路，稱爲虛斷。

溫度對晶體管的影響？

當溫度升高時，對於輸入特性，即Vbe與Ib之間的特性，會使得輸入特性曲線左移。

當溫度升高時，對於輸出特性，即Vce與Ic之間的特性，會使得輸出特性曲線上移。

PDN網絡最根本原則？

當溫要使得各個芯片的電壓穩定，應使得PDN阻抗低於目標阻抗，PDN阻抗 ≤ 目標阻抗 = Vdd * ripple % / Itransient  = 2 * Vdd * Vdd  ripple % / P  。

運放如何選擇，其中須要注意哪些參數？

運放選擇時須要注意如下幾個參數：

共模抑制比（KCMR），帶寬，供電電壓，共模輸入範圍，輸入失調電壓（offset voltage），輸入失調電流（offset current），輸入偏置電流（bias current），壓擺率，溫漂。

共模抑制比：放大差模信號的能力，抑制共模信號的能力，體現抵抗噪聲的能力。

供電電壓：當進行小信號放大時，不能超過供電電壓的供電範圍，不然會產生信號的失真。

共模輸入範圍：此參數絕對了輸入信號的範圍，通常共模輸入範圍在手冊中會有規定，好比VCC – 0.2V，-VCC + 0.2V等，如果超過此共模輸入範圍，也會使得信號失真。

輸入失調電壓：在輸入電壓爲0時，運放本應輸出電壓也爲0V，可是因爲運放內部不願能絕對對稱，會有必定的電壓輸出，爲了調節輸出爲0時的電壓大小爲失調電壓。通常失調電壓都在uV級別。

輸入失調電流：在輸入電壓爲0時，流入兩個輸入端電流的差值，這體現了運放的輸入級差分管的不對稱性，但願此失調電流越小越好。

輸入偏置電流：流入運放兩輸入端的電流的均值  I = （Ibn + Ibp）/ 2。

阻抗與哪些因素有關？

阻抗與介質厚度，線間距，線寬，銅厚，介電材料有關。

其中與介質厚度和線間距成正比，主要是由於由瞬時阻抗可知Z = 83 * （根號下 介電常數） /CL，因爲電容的值與導線距參考平面的高度成反比，因此，當導線距離參考平面比較近時，C變大，反之變小，因此Z的阻抗與介質厚度成正比，若介質厚度增大，則Z增大，反之亦然。經驗法則，厚度每增長1mil，特性阻抗減少2Ω。

線間距主要是從自感和互感方面考慮，首先線間距越小，互感加強，自感減少，會致使迴路電感減少，這也是差分信號爲何要挨近的緣由。當間距變小時整個迴路的電感減少，根據 阻抗和電感與電容之間的關係， Z = 根號下(L/C),因此假設導線距離參考平面距離不變的狀況下，Z是減少的。因此阻抗Z與線間距成正比。

介電材料，介電材料自己其實不會影響阻抗，可是介電材料會影響電容特性，電容與介電材料成正比，因此阻抗Z與介電常數成反比。

銅厚與電感參量有關，銅厚與厚，電感的值越小，Z = 根號下(L/C),因此假設導線距離參考平面距離不變的狀況下，Z是減少的。因此阻抗Z與銅厚成反比。

線寬與電感參量和電容量有關，線越寬，L減少，因爲C的值與線寬成正比（也就是橫截面面積增大），Z = 根號下(L/C),因此假設導線距離參考平面距離不變的狀況下，Z是減少的。因此阻抗Z與線寬成反比。

            幾個重要性質，電感L與線間距，半徑成反比，與導線長度成正比。電容與介電常數，線寬成正比，與介質厚度成反比。

            電感L的公式能夠參看相關的資料。

            C = 介電常數 * A / H。其中A爲橫截面積，H爲介質厚度。

            R = ρ/A，其中電阻與線寬是成反比，因此大面積鋪銅也是基於這個道理，使得迴路阻抗儘量小，減少地彈和壓降。

傳輸線阻抗爲何是50Ω？

對於傳輸線，如果半徑選的太大，根據特性阻抗與L，R，C的關係，L會減少，C會增大，會致使特性阻抗變低，致使信號的衰減很大，權衡利弊，選50Ω時信號的衰減比較小。

對於邏輯門電路的扇出數如何肯定

首先要肯定兩個參數，第一個是噪聲容限，驅動門的高電平門限必須高於扇出門的高電平，驅動門的低電平門限必須小於扇出門的低電平。再者須要考慮拉電流和灌電流， 由拉電流參數肯定 驅動門數爲 N = IOH / IIH，由灌電流參數肯定 驅動門數爲 N = IOL / IIL，二者取最小者爲最大扇出數。

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