硬件工程師筆試題集

時間 2019-11-18

原文原文鏈接

1 、下面是一些基本的數字電路知識問題，請簡要回答之。

(1) 什麼是 Setup 和 Hold 時間？

答： Setup/Hold Time 用於測試芯片對輸入信號和時鐘信號之間的時間要求。創建時間 (Setup Time) 是指觸發器的時鐘信號上升沿到來之前，數據可以保持穩定不變的時間。輸入數據信號應提早時鐘上升沿 ( 如上升沿有效 )T 時間到達芯片，這個 T 就是創建時間一般所說的 SetupTime 。如不知足 Setup Time ，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿到來時，數據才能被打入觸發器。保持時間 (Hold Time) 是指觸發器的時鐘信號上升沿到來之後，數據保持穩定不變的時間。若是 Hold Time 不夠，數據一樣不能被打入觸發器。

(2) 什麼是競爭與冒險現象？怎樣判斷？如何消除？

答：在組合邏輯電路中，因爲門電路的輸入信號通過的通路不盡相同，所產生的延時也就會不一樣，從而致使到達該門的時間不一致，咱們把這種現象叫作競爭。因爲競爭而在電路輸出端可能產生尖峯脈衝或毛刺的現象叫冒險。若是布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。

(3) 請畫出用 D 觸發器實現 2 倍分頻的邏輯電路

答：把 D 觸發器的輸出端加非門接到 D 端便可，以下圖所示：

(4) 什麼是 " 線與 " 邏輯，要實現它，在硬件特性上有什麼具體要求？

答：線與邏輯是兩個或多個輸出信號相連能夠實現與的功能。在硬件上，要用 OC 門來實現 ( 漏極或者集電極開路 ) ，爲了防止因灌電流過大而燒壞 OC 門 , 應在 OC 門輸出端接一上拉電阻 ( 線或則是下拉電阻 ) 。

(5) 什麼是同步邏輯和異步邏輯？同步電路與異步電路有何區別？

答：同步邏輯是時鐘之間有固定的因果關係。異步邏輯是各時鐘之間沒有固定的因果關係 . 電路設計可分類爲同步電路設計和異步電路設計。同步電路利用時鐘脈衝使其子系統同步運做，而異步電路不使用時鐘脈衝作同步，其子系統是使用特殊的「開始」和「完成」信號使之同步。異步電路具備下列優勢：無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可複用性。

(7) 你知道那些經常使用邏輯電平？ TTL 與 COMS 電平能夠直接互連嗎？

答：經常使用的電平標準，低速的有 RS232 、 RS485 、 RS422 、 TTL 、 CMOS 、 LVTTL 、 LVCMOS 、 ECL 、 ECL 、 LVPECL 等，高速的有 LVDS 、 GTL 、 PGTL 、 CML 、 HSTL 、 SSTL 等。

通常說來， CMOS 電平比 TTL 電平有着更高的噪聲容限。若是不考慮速度和性能，通常 TTL 與 CMOS 器件能夠互換。可是須要注意有時候負載效應可能引發電路工做不正常，由於有些 TTL 電路須要下一級的輸入阻抗做爲負載才能正常工做。

(6) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖 ( 數據接口、控制接口、鎖存器 / 緩衝器 )

典型輸入設備與微機接口的邏輯示意圖以下：

2 、你所知道的可編程邏輯器件有哪些？

答： ROM( 只讀存儲器 ) 、 PLA( 可編程邏輯陣列 ) 、 FPLA( 現場可編程邏輯陣列 ) 、 PAL( 可編程陣列邏輯 )GAL( 通用陣列邏輯 ) ， EPLD( 可擦除的可編程邏輯器件 ) 、 FPGA( 現場可編程門陣列 ) 、 CPLD( 複雜可編程邏輯器件 ) 等，其中 ROM 、 FPLA 、 PAL 、 GAL 、 EPLD 是出現較早的可編程邏輯器件，而 FPGA 和 CPLD 是當今最流行的兩類可編程邏輯器件。 FPGA 是基於查找表結構的，而 CPLD 是基於乘積項結構的。

3 、用 VHDL 或 VERILOG 、 ABLE 描述 8 位 D 觸發器邏輯

4 、請簡述用 EDA 軟件 ( 如 PROTEL) 進行設計 ( 包括原理圖和 PCB 圖 ) 到調試出樣機的整個過程，在各環節應注意哪些問題？

答：完成一個電子電路設計方案的整個過程大體可分： (1) 原理圖設計 (2)PCB 設計 (3) 投板 (4) 元器件焊接 (5) 模塊化調試 (6) 整機調試。注意問題以下：

(1) 原理圖設計階段

注意適當加入旁路電容與去耦電容；

注意適當加入測試點和 0 歐電阻以方便調試時測試用；

注意適當加入 0 歐電阻、電感和磁珠（專用於抑制信號線、電源線上的高頻噪聲和尖峯干擾）以實現抗干擾和阻抗匹配；

(2)PCB 設計階段

本身設計的元器件封裝要特別注意以防止板打出來後元器件沒法焊接；

FM 部分走線要儘可能短而粗，電源和地線也要儘量粗；

旁路電容、晶振要儘可能靠近芯片對應管腳；

注意美觀與使用方便；

(3) 投板

說明本身須要的工藝以及對制板的要求；

(4) 元器件焊接

防止出現芯片焊錯位置，管腳不對應；

防止出現虛焊、漏焊、搭焊等；

(5) 模塊化調試

先調試電源模塊，而後調試控制模塊，而後再調試其它模塊；

上電時動做要迅速，發現不會出現短路時在完全接通電源；

調試一個模塊時適當隔離其它模塊；

各模塊的技術指標必定要大於客戶的要求；

(6) 整機調試

如提升靈敏度等問題

5 、基爾霍夫定理

KCL ：電路中的任意節點，任意時刻流入該節點的電流等於流出該節點的電流（ KVL 同理）

6 、描述反饋電路的概念，列舉他們的應用

反饋是將放大器輸出信號 ( 電壓或電流 ) 的一部分或所有，回收到放大器輸入端與輸入信號進行比較 ( 相加或相減 ) ，並用比較所得的有效輸入信號去控制輸出，負反饋能夠用來穩定輸出信號或者增益，也能夠擴展通頻帶，特別適合於自動控制系統。正反饋能夠造成振盪，適合振盪電路和波形發生電路。

7 、負反饋種類及其優勢

電壓並聯反饋，電流串聯反饋，電壓串聯反饋和電流並聯反饋

下降放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展，放大器的通頻帶，自動調節做用

8 、放大電路的頻率補償的目的是什麼，有哪些方法

頻率補償是爲了改變頻率特性，減少時鐘和相位差，使輸入輸出頻率同步

相位補償一般是改善穩定裕度，相位補償與頻率補償的目標有時是矛盾的

不一樣的電路或者說不一樣的元器件對不一樣頻率的放大倍數是不相同的，若是輸入信號不是單一頻率，就會形成高頻放大的倍數大，低頻放大的倍數小，結果輸出的波形就產生了失真

放大電路中頻率補償的目的：一是改善放大電路的高頻特性，二是克服因爲引入負反饋而可能出現自激振盪現象，使放大器可以穩定工做。

在放大電路中，因爲晶體管結電容的存在經常會使放大電路頻率響應的高頻段不理想，爲了解決這一問題，經常使用的方法就是在電路中引入負反饋。而後，負反饋的引入又引入了新的問題，那就是負反饋電路會出現自激振盪現象，因此爲了使放大電路可以正常穩定工做，必須對放大電路進行頻率補償。

頻率補償的方法能夠分爲超前補償和滯後補償，主要是經過接入一些阻容元件來改變放大電路的開環增益在高頻段的相頻特性，目前使用最多的就是鎖相環

9 、有源濾波器和無源濾波器的區別

無源濾波器：這種電路主要有無源元件 R 、 L 和 C 組成；

有源濾波器：集成運放和 R 、 C 組成，具備不用電感、體積小、重量輕等優勢。集成運放的開環電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路後還具備必定的電壓放大和緩衝做用。但集成運放帶寬有限，因此目前的有源濾波電路的工做頻率難以作得很高。

10 、名詞解釋： SRAM 、 SSRAM 、 SDRAM 、壓控振盪器 (VCO)

SRAM ：靜態 RAM ； DRAM ：動態 RAM ； SSRAM ： Synchronous Static Random Access Memory 同步靜態隨機訪問存儲器，它的一種類型的 SRAM 。 SSRAM 的全部訪問都在時鐘的上升 / 降低沿啓動。地址、數據輸入和其它控制信號均與時鐘信號相關。

這一點與異步 SRAM 不一樣，異步 SRAM 的訪問獨立於時鍾，數據輸入和輸出都由地址的變化控制。 SDRAM ： Synchronous DRAM 同步動態隨機存儲器。

11 、名詞解釋： IRQ 、 BIOS 、 USB 、 VHDL 、 SDR 。

(1) IRQ ：中斷請求

(2)BIOS ： BIOS 是英文 "Basic Input Output System" 的縮略語，直譯過來後中文名稱就是 " 基本輸入輸出系統 " 。其實，它是一組固化到計算機內主板上一個 ROM 芯片上的程序，它保存着計算機最重要的基本輸入輸出的程序、系統設置信息、開機後自檢程序和系統自啓動程序。其主要功能是爲計算機提供最底層的、最直接的硬件設置和控制。

(3) USB ： USB ，是英文 Universal Serial BUS （通用串行總線）的縮寫，而其中文簡稱爲「通串線，是一個外部總線標準，用於規範電腦與外部設備的鏈接和通信。

(4) VHDL ： VHDL 的英文全寫是： VHSIC （ Very High Speed Integrated Circuit ） Hardware Description Language. 翻譯成中文就是超高速集成電路硬件描述語言。主要用於描述數字系統的結構、行爲、功能和接口。

(5) SDR ：軟件無線電，一種無線電廣播通訊技術，它基於軟件定義的無線通訊協議而非經過硬連線實現。換言之，頻帶、空中接口協議和功能可經過軟件下載和更新來升級，而不用徹底更換硬件。 SDR 針對構建多模式、多頻和多功能無線通訊設備的問題提供有效而安全的解決方案。

12 、單片機上電後沒有運轉，首先要檢查什麼

首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是不是電源電壓，例如經常使用的 5V 。接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。而後再檢查晶振是否起振了，通常用示波器來看晶振引腳的波形，注意應該使用示波器探頭的「 X10 」檔。另外一個辦法是測量復位狀態下的 IO 口電平，按住復位鍵不放，而後測量 IO 口 ( 沒接外部上拉的 P0 口除外 ) 的電壓，看是不是高電平，若是不是高電平，則多半是由於晶振沒有起振。另外還要注意的地方是，若是使用片內 ROM 的話 ( 大部分狀況下如此，如今已經不多有用外部擴 ROM 的了 ) ，必定要將 EA 引腳拉高，不然會出現程序亂跑的狀況。若是系統不穩定的話，有時是由於電源濾波很差致使的。在單片機的電源引腳跟地引腳之間接上一個 0.1uF 的電容會有所改善。若是電源沒有濾波電容的話，則須要再接一個更大濾波電容，例如 220uF 的。遇到系統不穩定時，就能夠並上電容試試 ( 越靠近芯片越好 ) 。

13 、最基本的三極管曲線特性

答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸出特性曲線。輸入特性是指三極管輸入迴路中，加在基極和發射極的電壓 VBE 與由它所產生的基極電流 I B 之間的關係。輸出特性一般是指在必定的基極電流 I B 控制下，三極管的集電極與發射極之間的電壓 VCE 同集電極電流 IC 的關係

圖 (1) 典型輸入特性曲線

圖 (2) 典型輸出特性曲線

圖 (3) 直、交流負載線，功耗線

14 、什麼是頻率響應，怎麼纔算是穩定的頻率響應，簡述改變頻率響應曲線的幾個方法

答：這裏僅對放大電路的頻率響應進行說明。在放大電路中，因爲電抗元件 ( 如電容、電感線圈等 ) 及晶體管極間電容的存在，當輸入信號的頻率太低或太高時，放大電路的放大倍數的數值均會下降，並且還將產生相位超前或以後現象。也就是說，放大電路的放大倍數 ( 或者稱爲增益 ) 和輸入信號頻率是一種函數關係，咱們就把這種函數關係成爲放大電路的頻率響應或頻率特性。放大電路的頻率響應能夠用幅頻特性曲線和相頻特性曲線來描述，若是一個放大電路的幅頻特性曲線是一條平行於 x 軸的直線 ( 或在關心的頻率範圍內平行於 x 軸 ) ，而相頻特性曲線是一條經過原點的直線 ( 或在關心的頻率範圍是條經過原點的直線 ) ，那麼該頻率響應就是穩定的

改變頻率響應的方法主要有： (1) 改變放大電路的元器件參數； (2) 引入新的元器件來改善現有放大電路的頻率響應； (3) 在原有放大電路上串聯新的放大電路構成多級放大電路。

15 、給出一個差分運放，如何進行相位補償，並畫補償後的波特圖

答：隨着工做頻率的升高，放大器會產生附加相移，可能使負反饋變成正反饋而引發自激。進行相位補償能夠消除高頻自激。相位補償的原理是：在具備高放大倍數的中間級，利用一小電容 C （幾十～幾百微微法）構成電壓並聯負反饋電路。可使用電容校訂、 RC 校訂分別對相頻特性和幅頻特性進行修改。

波特圖就是在畫放大電路的頻率特性曲線時使用對數座標。波特圖由對數幅頻特性和對數相頻特性兩部分組成，它們的橫軸採用對數刻度 lg f ，幅頻特性的縱軸採用 lg |Au| 表示，單位爲 dB ；相頻特性的縱軸仍用φ表示。

16 、基本放大電路的種類及優缺點，普遍採用差分結構的緣由

基本放大電路按其接法分爲共基、共射、共集放大電路。

共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄

共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數和輸出電阻與共射放大電路至關，頻率特性是三種接法中最好的電路。經常使用於寬頻帶放大電路。

共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸出電阻最小的電路，並具備電壓跟隨的特色。經常使用於電壓大電路的輸入級和輸出級，在功率放大電路中也常採用射極輸出的形式。

普遍採用差分結構的緣由是差分結構能夠抑制溫度漂移現象。

17 、給出一差分電路，已知其輸出電壓 Y+ 和 Y- ，求共模份量和差模份量

設共模份量是 Yc ，差模份量是 Yd ，則可知其輸

Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Yd=(Y+ - Y-)/2

18 、畫出一個晶體管級的運放電路 , 說明原理

下圖 (a) 給出了單極性集成運放 C14573 的電路原理圖，圖 (b) 爲其放大電路部分：

圖 (a) C14573 電路原理圖圖 (b) C14573 的放大電路部分

圖 (a) 中 T1 ， T2 和 T7 管構成多路電流源，爲放大電路提供靜態偏置電流，把偏置電路簡化後，就可獲得圖 (b) 所示的放大電路部分。

第一級是以 P 溝道管 T3 和 T4 爲放大管、以 N 溝道管 T5 和 T6 管構成的電流源爲有源負載，採用共源形式的雙端輸入、單端輸出差分放大電路。因爲第二級電路從 T8 的柵極輸入，其輸入電阻很是大，因此使第一級具備很強的電壓放大能力。

第二級是共源放大電路，以 N 溝道管 T8 爲放大管，漏極帶有源負載，所以也具備很強的電壓放大能力。但其輸出電阻很大，於是帶負載能力較差。電容 C 起相位補償做用。

19 、電阻 R 和電容 C 串聯，輸入電壓爲 R 和 C 之間的電壓，輸出電壓分別爲 C 上電壓和 R 上電壓，求這兩種電路輸出電壓的頻譜，判斷這兩種電路何爲高通濾波器，何爲低通濾波器。當 RC<<T 時，給出輸入電壓波形圖，繪製兩種電路 的輸出波形圖。

答：當輸出電壓爲 C 上電壓時：電路的頻率響應爲

從電路的頻率響應不難看出輸出電壓加在 C 上的爲低通濾波器，輸出電壓加在 R 上的爲高通濾波器， RC<<T 說明信號的頻率遠遠小於濾波器的中心頻率，因此對於第二個電路基本上無輸出，第一個電路的輸出波形與輸入波形基本相同。

20 、選擇電阻時要考慮什麼？

主要考慮電阻的封裝、功率、精度、阻值和耐壓值等。

21 、在 CMOS 電路中，要有一個單管做爲開關管精確傳遞模擬低電平，這個單管你會用 P 管仍是 N 管，爲何

答：用 N 管。 N 管傳遞低電平， P 管傳遞高電平。 N 管的閾值電壓爲正， P 管的閾值電壓爲負。在 N 管柵極加 VDD ，在漏極加 VDD ，那麼源級的輸出電壓範圍爲 0 到 VDD-Vth ，由於 N 管的導通條件是 Vgs>Vth ，當輸出到達 VDD-Vth 時管子已經關斷了。因此當柵壓爲 VDD 時，源級的最高輸出電壓只能爲 VDD-Vth 。這叫閾值損失。 N 管的輸出要比柵壓損失一個閾值電壓。所以不宜用 N 管傳輸高電平。 P 管的輸出也會比柵壓損失一個閾值。同理柵壓爲 0 時， P 管源級的輸出電壓範圍爲 VDD 到｜ Vth ｜，所以不宜用 P 管傳遞低電平。

22 、畫電流偏置的產生電路，並解釋。

基本的偏置電流產生電路包括鏡像電流源、比例電流源和微電流源三種。

下面以鏡像電流源電路爲例進行說明：

23 、畫出施密特電路，求回差電壓。

答：下圖是用 CMOS 反相器構成的施密特電路：

所以回差電壓爲：

24 、 LC 正弦波振盪器有哪幾種三點式振盪電路，分別畫出其原理圖。

答：主要有兩種基本類型：電容三點式電路和電感三點式電路。下圖中 (a) 和 (b) 分別給出了其原理電路及其等效電路

(a) 電容三點式振盪電路

(b) 電感三點式振盪電路

25 、 DAC 和 ADC 的實現各有哪些方法？

實現 DAC 轉換的方法有：權電阻網絡 D/A 轉換，倒梯形網絡 D/A 轉換，權電流網絡 D/A 轉換、權電容網絡 D/A 轉換以及開關樹形 D/A 轉換等。

實現 ADC 轉換的方法有：並聯比較型 A/D 轉換，反饋比較型 A/D 轉換，雙積分型 A/D 轉換和 V-F 變換型 A/D 轉換。

26 、 A/D 電路組成、工做原理

A/D 電路由取樣、量化和編碼三部分組成，因爲模擬信號在時間上是連續信號而數字信號在時間上是離散信號，所以 A/D 轉換的第一步就是要按照奈奎斯特採樣定律對模擬信號進行採樣。又因爲數字信號在數值上也是不連續的，也就是說數字信號的取值只有有限個數值，所以須要對採樣後的數據儘可能量化，使其量化到有效電平上，編碼就是對量化後的數值進行多進制到二進制二進制的轉換。

27 、爲何一個標準的倒相器中 P 管的寬長比要比 N 管的寬長比大？

和載流子有關， P 管是空穴導電， N 管電子導電，電子的遷移率大於空穴，一樣的電場下， N 管的電流大於 P 管，所以要增大 P 管的寬長比，使之對稱，這樣才能使得二者上升時間降低時間相等、高低電平的噪聲容限同樣、充電和放電是時間相等

28 、鎖相環有哪幾部分組成 ?

鎖相環路是一種反饋控制電路，簡稱鎖相環（ PLL ）鎖相環的特色是：利用外部輸入的參考信號控制環路內部振盪信號的頻率和相位。因鎖相環能夠實現輸出信號頻率對輸入信號頻率的自動跟蹤，因此鎖相環一般用於閉環跟蹤電路。鎖相環在工做的過程當中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環名稱的由來鎖相環一般由鑑相器（ PD ）、環路濾波器（ LF ）和壓控振盪器（ VCO ）三部分組成。鎖相環中的鑑相器又稱爲相位比較器，它的做用是檢測輸入信號和輸出信號的相位差，並將檢測出的相位差信號轉換成電壓信號輸出，該信號經低通濾波器濾波後造成壓控振盪器的控制電壓，對振盪器輸出信號的頻率實施控制。

29 、用邏輯門和 COMS 電路實現 AB+CD

這裏使用與非門實現：

(a) 用邏輯門實現

(b) 用 CMOS 電路組成的與非門

圖 (a) 給出了用與非門實現 AB+CD ，圖 (b) 給出了用 CMOS 電路組成的與非門，將圖 (b) 代入圖 (a) 便可獲得用 CMOS 電路實現 AB+CD 的電路。

30 、用一個二選一 mux 和一個 inv 實現異或

假設輸入信號爲 A 、 B ，輸出信號爲 Y=A ’ B+AB ’。則用一個二選一 mux 和一個 inv 實現異或的電路以下圖所示：

31 、給了 reg 的 Setup 和 Hold 時間，求中間組合邏輯的 Delay 範圍

假設時鐘週期爲 Tclk ， reg 的 Setup 和 Hold 時間分別記爲 Setup 和 Hold 。則有：

32 、如何解決亞穩態

亞穩態是指觸發器沒法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既沒法預測該單元的輸出電平，也沒法預測什麼時候輸出才能穩定在某個正確的電平上。在亞穩態期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，而且這種無用的輸出電平能夠沿信號通道上的各個觸發器級聯式傳播下去。解決方法主要有： (1) 下降系統時鐘； (2) 用反應更快的 FF ； (3) 引入同步機制，防止亞穩態傳播； (4) 改善時鐘質量，用邊沿變化快速的時鐘信號； (5) 使用工藝好、時鐘週期裕量大的器件

33 、集成電路前端設計流程，寫出相關的工具。

集成電路的前端設計主要是指設計 IC 過程的邏輯設計、功能仿真，然後端設計則是指設計 IC 過程當中的版圖設計、制板流片。前端設計主要負責邏輯實現，一般是使用 verilog/VHDL 之類語言，進行行爲級的描述。然後端設計，主要負責將前端的設計變成真正的 schematic&layout ，流片，量產。

集成電路前端設計流程能夠分爲如下幾個步驟： (1) 設計說明書； (2) 行爲級描述及仿真； (3)RTL 級描述及仿真； (4) 前端功能仿真。

硬件語言輸入工具備 SUMMIT ， VISUALHDL ， MENTOR 和 RENIOR 等；圖形輸入工具備 : Composer(cadence) ， Viewlogic (viewdraw) 等；

數字電路仿真工具備： Verolog ： CADENCE 、 Verolig-XL 、 SYNOPSYS 、 VCS 、 MENTOR 、 Modle-sim

VHDL ： CADENCE 、 NC-vhdl 、 SYNOPSYS 、 VSS 、 MENTOR 、 Modle-sim

模擬電路仿真工具： HSpice Pspice ，

34 、是否接觸過自動佈局佈線 , 請說出一兩種工具軟件，自動佈局佈線須要哪些基本元素

Protel99se ORcad Allegro Pads2007 powerpcb 焊盤阻焊層絲印層互聯線注意模擬和數字分區域放置敏感元件應儘可能避免噪聲干擾信號完整性電源去耦

35 、描述你對集成電路工藝的認識

集成電路是採用半導體制做工藝，在一塊較小的單晶硅片上製做上許多晶體管及電阻器、電容器等元器件，並按照多層佈線或遂道佈線的方法將元器件組合成完整的電子電路。

（一）按功能結構分類

模擬集成電路和數字集成電路

（二）按製做工藝分類

厚膜集成電路和薄膜集成電路。

（三）按集成度高低分類

小規模集成電路、中規模集成電路、大規模集成電路和超大規模集成電路

（四）按導電類型不一樣分類

雙極型集成電路和單極型集成電路。

雙極型集成電路的製做工藝複雜，功耗較大，表明集成電路有 TTL 、 ECL 、 HTL 、 LST-TL 、 STTL 等類型

單極型集成電路的製做工藝簡單，功耗也較低，易於製成大規模集成電路，表明集成電路有 CMOS 、 NMOS 、 PMOS 等類型

36 、列舉幾種集成電路典型工藝，工藝上常提到 0.25,0.18 指的是什麼

製造工藝：咱們常常說的 0.18 微米、 0.13 微米制程，就是指製造工藝了。製造工藝直接關係到 cpu 的電氣性能，而 0.18 微米、 0.13 微米這個尺度就是指的是 cpu 核心中線路的寬度 ,MOS 管是指柵長。

37 、請描述一下國內的工藝現狀

38 、半導體工藝中，摻雜有哪幾種方式

39 、描述 CMOS 電路中閂鎖效應產生的過程及最後的結果

Latch-up 閂鎖效應，又稱寄生 PNPN 效應或可控硅整流器 ( SCR, Silicon Controlled Rectifier ) 效應。在總體硅的 CMOS 管下，不一樣極性攙雜的區域間都會構成 P-N 結，而兩個靠近的反方向的 P-N 結就構成了一個雙極型的晶體三極管。所以 CMOS 管的下面會構成多個三極管，這些三極管自身就可能構成一個電路。這就是 MOS 管的寄生三極管效應。若是電路偶爾中出現了可以使三極管開通的條件，這個寄生的電路就會極大的影響正常電路的運做，會使本來的 MOS 電路承受比正常工做大得多的電流，可能使電路迅速的燒燬。 Latch-up 狀態下器件在電源與地之間造成短路，形成大電流、 EOS （電過載）和器件損壞。

40 、解釋 latch-up 現象和 Antenna effect 和其預防措施 .

41 、什麼叫窄溝效應

當 JFET 或 MESFET 溝道較短， <1um 的狀況下，這樣的器件溝道內電場很高，載流子民飽合速度經過溝道，於是器件的工做速度得以提升，載流子漂移速度，一般用分段來描述，認爲電場小於某一臨界電場時，漂移速度與近似與電場強成正比，遷移率是常數，當電場高於臨界時，速度飽和是常數。因此在短溝道中，速度是飽和的，漏極電流方程也發生了變化，這種由有況下飽和電流不是因爲溝道夾斷引發的而是因爲速度飽和

42 、用波形表示 D 觸發器的功能

以電平觸發爲例進行說明， D 觸發器的功能描述以下：當時鍾信號爲低電平時，觸發器不工做，處於維持狀態。當時鍾信號爲高電平時， D 觸發器的功能爲：若 D=0 ，則觸發器次態爲 0 ；若 D=1 ，則觸發器次態爲 1 。下圖以波形形式來描述 D 觸發器的功能：

43 、用傳輸門和倒向器組成的邊沿 D 觸發器以下圖：

44 、畫狀態機，接受 1 、 2 、 5 分錢的賣報機，每份報紙 5 分錢。

取投幣信號爲輸入邏輯變量，投入一枚 5 分硬幣是用 A=1 表示，未投入時用 A=0 表示；投入一枚 2 分硬幣是用 B=1 表示，未投入時用 B=0 表示；投入一枚 1 分硬幣是用 C=1 表示，未投入時用 C=0 表示。因爲每次最多隻能投入一枚硬幣，所以除了 ABC=000 、 ABC=001 、 ABC=010 和 ABC=100 四種狀態爲合法狀態，其它四種狀態爲非法狀態。假設投入 3 個 2 分硬幣或者投入 4 個 1 分硬幣和 1 個 2 分硬幣後，賣報機在給出報紙的同時會找會 1 個 1 分硬幣。這是輸出變量有兩個，分別用 Y 和 Z 表示。給出報紙時 Y=1 ，不給時 Y=0 ；找回 1 個 1 分硬幣時 Z=1 ，不找時 Z=0 。同時假定未投幣時賣報機的初始狀態爲 S0 ，從開始到當前時刻共投入的硬幣面值爲 1 分記爲 S1 ，爲 2 分時記爲 S2 ，爲 3 分記爲 S3 ，爲 4 分時記爲 S4 。

由上面的分析能夠畫出該狀態機的狀態轉換表，以下表所示 ( 方便起見，這裏給出輸入變量爲非法狀態時的轉換表 )

狀態圖以下所示

45 、用與非門等設計全加法器

設加數爲 A 和 B ，低位進位爲 C ，和爲 Sum ，進位位爲 Cout ，則用與非門設計的全加器以下圖

若是非門也用與非門實現的話，只需將與非門的兩個輸入端鏈接，置換到非門便可

46 、 RS232c 高電平脈衝對應的 TTL 邏輯是？

首先解釋一下什麼是正邏輯和負邏輯。正邏輯：用高電平表示邏輯 1 ，用低電平表示邏輯 0 。負邏輯：用低電平表示邏輯 1 ，用高電平表示邏輯 0 。在數字系統的邏輯設計中，若採用 NPN 晶體管和 NMOS 管，電源電壓是正值，通常採用正邏輯。若採用的是 PNP 管和 PMOS 管，電源電壓爲負值，則採用負邏輯比較方便。除非特別說明，通常電路都是採用正邏輯

對於 RS232C 的數據線，邏輯 1(MARK)=-3V ～ -15V ；邏輯 0(SPACE)=+3 ～＋ 15V ，所以對應的 TTL 邏輯爲負邏輯。

47 、 VCO 是什麼，什麼參數 ( 壓控振盪器 ) ?

VCO 即壓控振盪器，在通訊系統電路中，壓控振盪器 (VCO) 是其關鍵部件，特別是在鎖相環電路、時鐘恢復電路和頻率綜合器等電路中。 VCO 的性能指標主要包括：頻率調諧範圍，輸出功率， ( 長期及短時間 ) 頻率穩定度，相位噪聲，頻譜純度，電調速度，推頻係數，頻率牽引等。

48 、什麼耐奎斯特定律，怎麼由模擬信號轉爲數字信號

49 、用 D 觸發器作個 4 進制的計數器

因爲是 4 進制計數器，所以只需兩個 D 觸發器便可，記進位輸出爲 Cout ，時鐘信號爲 CLK ，則利用 D 觸發器和門電路組成的 4 進制計數器以下圖：

50 、鎖存器、觸發器、寄存器三者的區別

觸發器：可以存儲一位二值信號的基本單元電路統稱爲「觸發器」。

鎖存器：一位觸發器只能傳送或存儲一位數據，而在實際工做中每每但願一次傳送或存儲多位數據。爲此可把多個觸發器的時鐘輸入端 CP 鏈接起來，用一個公共的控制信號來控制，而各個數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱爲「鎖存器」。

寄存器：在實際的數字系統中，一般把可以用來存儲一組二進制代碼的同步時序邏輯電路稱爲寄存器。因爲觸發器內有記憶功能，所以利用觸發器能夠方便地構成寄存器。因爲一個觸發器可以存儲一位二進制碼，因此把 n 個觸發器的時鐘端口鏈接起來就能構成一個存儲 n 位二進制碼的寄存器。

區別：從寄存數據的角度來年，寄存器和鎖存器的功能是相同的，它們的區別在於寄存器是同步時鐘控制，而鎖存器是電位信號控制。可見，寄存器和鎖存器具備不一樣的應用場合，取決於控制方式以及控制信號和數據信號之間的時間關係：若數據信號有效必定滯後於控制信號有效，則只能使用鎖存器；若數據信號

提早於控制信號到達而且要求同步操做，則可用寄存器來存放數據

51 、 D 觸發器和 D 鎖存器的區別

D 觸發器是指由時鐘邊沿觸發的存儲器單元，鎖存器指一個由信號而不是時鍾控制的電平敏感的設備。鎖存器經過鎖存信號控制，不鎖存數據時，輸出端的信號隨輸入信號變化，就像信號經過緩衝器同樣，一旦鎖存信號起鎖存做用，則數據被鎖住，輸入信號不起做用。

52 、有源濾波器和無源濾波器的原理及區別

濾波器是一種對信號的頻率具備選擇性的電路，其功能就是使特定頻率範圍內的信號經過，而組織其它頻率信號經過。其原理就是當不一樣頻率的信號經過該電路時，具備不一樣的幅度衰減，通帶內的信號衰減很小，而阻帶內的信號衰減很大。

若濾波電路僅由無源元件 ( 電阻、電容、電感 ) 組成，則稱爲無源濾波器；若濾波電路不只由無源元件，還有有源元件 ( 雙極型管、單極性管、集成運放 ) 組成，則稱爲有源濾波器。其區別主要體如今如下幾個方面：

(1) 有源濾波器是電子的，無源濾波器是機械的。 (2) 有源濾波器是檢測到某一設定好的諧波次數後抵消它，無源濾波器是經過電抗器與電容器的配合造成某次諧波通道吸取諧波。 (3) 採用無源濾波器由於有電容器的緣由，因此可提升功率因素。採用有源濾波器只是消除諧波與功率因素無關。 (4) 有源濾波器造價是無源濾波器的 3 倍以上，技術相對不太成熟，且維護成本高；無源濾波器造價相對較低，技術較成熟，安裝後基本免維護。 (5) 有源濾波器用於小電流，無源濾波器可用於大電流。

53 、 IIR ， FIR 濾波器的異同

IIR 是無限長衝激響應濾波器， FIR 是有限長衝激響應濾波器。二者的比較以下：

(1) 在相同的技術指標下， IIR 濾波器因爲存在着輸出對輸入的反饋，因此可用比 FIR 濾波器較少的階數來知足指標的要求，所用的存儲單元少，運算次數少，較爲經濟

(2) FIR 濾波器可獲得嚴格的線性相位，而 IIR 濾波器作不到這一點， IIR 濾波器的選擇性越好，其相位的非線性越嚴重。於是，若是 IIR 濾波器要獲得線性相位，又要知足幅度濾波的技術要求，必須加全通網絡進行相位校訂，這一樣會大大增長濾波器的階數。

(3) FIR 濾波器主要採用非遞歸結構，由於不管是從理論上仍是從實際的有限精度的運算中它都是穩定的，有限精度運算的偏差也越小。 IIR 濾波器必須採用遞歸結構，極點必須在 z 平面單位圓內才能穩定，對於這種結構，運算中的四舍五入處理有時會引發寄生振盪。

(4) 對於 FIR 濾波器，因爲衝激響應是有限長的，於是能夠用快速傅里葉變換算法，這樣運算速度能夠快得多。 IIR 濾波器則不能這樣運算。

(5) 從設計上看， IIR 濾波器能夠利用模擬濾波器設計的現成的閉合公式、數據和表格，所以計算工做量較小，對計算工具要求不高。 FIR 濾波器則通常沒有現成的設計公式，通常 FIR 濾波器設計僅有計算機程序可資利用，於是要藉助於計算機。

(6) IIR 濾波器主要是設計規格化的、頻率特性爲分段常數的標準低通、高通、帶通、帶阻、全通濾波器。 FIR 濾波器則要靈活得多。

54 、冒泡排序的原理

冒泡排序 (BubbleSort) 的基本概念是：依次比較相鄰的兩個數，將小數放在前面，大數放在後面。即首先比較第 1 個和第 2 個數，將小數放前，大數放後。然後比較第 2 個數和第 3 個數，將小數放前，大數放後，如此繼續，直至比較最後兩個數，將小數放前，大數放後。重複以上過程，仍從第一對數開始比較 ( 由於可能因爲第 2 個數和第 3 個數的交換，使得第 1 個數再也不小於第 2 個數 ) ，將小數放前，大數放後，一直比較到最大數前的一對相鄰數，將小數放前，大數放後，第二趟結束，在倒數第二個數中獲得一個新的最大數。如此下去，直至最終完成排序。因爲在排序過程當中老是小數往前放，大數日後放，至關於氣泡往上升，因此稱做冒泡排序。

55 、操做系統的功能

操做系統是管理系統資源、控制程序執行，改善人機界面，提供各類服務，合理組織計算機工做流程和爲用戶使用計算機提供良好運行環境的一種系統軟件。資源管理是操做系統的一項主要任務，而控制程序執行、擴充機器功能、提供各類服務、方便用戶使用、組織工做流程、改善人機界面等等均可以從資源管理的角度去理解。下面從資源管理的觀點來看操做系統具備的幾個主要功能：

(1) 處理機管理：處理機管理的第一項工做是處理中斷事件。硬件只能發現中斷

事件，捕捉它併產生中斷信號，但不能進行處理，配置了操做系統，就能對中斷事件進行處理。處理機管理的第二項工做是處理器調度。處理器是計算機系統中一種稀有和寶貴的資源，應該最大限度地提升處理器的利用率。

(2) 存儲管理：存儲管理的主要任務是管理存儲器資源，爲多道程序運行提供有力的支撐，便於用戶使用存儲資源，提升存儲空間的利用率。

(3) 設備管理：設備管理的主要任務是管理各種外圍設備，完成用戶提出的 I/O 請求，加快 I/O 信息的傳送速度，發揮 I/O 設備的並行性，提升 I/O 設備的利用率，以及提供每種設備的設備驅動程序和中斷處理程序，爲用戶隱蔽硬件細節，提供方便簡單的設備使用方法。

(4) 文件管理：文件管理是針對系統中的信息資源的管理。在現代計算機中，一般把程序和數據以文件形式存儲在外存儲器 ( 又叫輔存儲器 ) 上，供用戶使用，這樣，外存儲器上保存了大量文件，對這些文件如不能採起良好的管理方式，就會致使混亂或破壞，形成嚴重後果。爲此，在操做系統中配置了文件管理，它的主要任務是對用戶文件和系統文件進行有效管理，實現按名存取；實現文件的共享、保護和保密，保證文件的安全性；並提供給用戶一整套能方便使用文件的操做和命令。

(5) 網絡與通訊管理

56 、 IC 設計中同步復位與異步復位的區別

同步復位在時鐘沿才復位信號，完成復位動做。異步復位無論時鐘，只要復位信號知足條件，就完成復位動做。異步復位對復位信號要求比較高，不能有毛刺，若是其與時鐘關係不肯定，也可能出現亞穩態。

57 、 Moore 與 Mealy 狀態機的特徵

答： Moore 狀態機的輸出僅與當前狀態值有關 , 且只在時鐘邊沿到來時纔會有狀態變化 . Mealy 狀態機的輸出不只與當前狀態值有關 , 並且與當前輸入值有關。

58 、時鐘週期爲 T ，觸發器 D1 的創建時間最大爲 T1max ，最小爲 T1min 。組合邏 輯電路最大延遲爲 T2max ，最小爲 T2min 。問，觸發器 D2 的創建時間 T3 和保 持時間 T4 應知足什麼條件

首先說下創建時間和保持時間的定義。

創建時間 (setup time) 是指在觸發器的時鐘信號上升沿到來之前，數據穩定不變的時間，若是創建時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間 (hold time) 是指在觸發器的時鐘信號上升沿到來之後，數據穩定不變的時間，若是保持時間不夠，數據一樣不能被打入觸發器。

Tffpd ：觸發器的輸出響應時間，也就是觸發器的輸出在 clk 時鐘上升沿到來後多長的時間內發生變化而且穩定，也能夠理解爲觸發器的輸出延時。

Tcomb ：觸發器的輸出通過組合邏輯所須要的時間，也就是題目中的組合邏輯延遲。

Tsetup ：創建時間

Thold ：保持時間

Tclk ：時鐘週期

創建時間容限：至關於保護時間，這裏要求創建時間容限大於等於 0 。

保持時間容限：保持時間容限也要求大於等於 0 。

關於保持時間的理解就是，在觸發器 D2 的輸入信號還處在保持時間的時候，若是觸發器 D1 的輸出已經經過組合邏輯到達 D2 的輸入端的話，將會破壞 D2 原本應該保持的數據

59 、給出某個通常時序電路的圖，有 Tsetup 、 Tdelay 、 Tck->q ，還有 clock 的 delay ， 寫出決定最大時鐘的因素，同時給出表達式

T+Tclkdealy>Tsetup+Tco+Tdelay ；

Thold>Tclkdelay+Tco+Tdelay ；

60 、說說靜態、動態時序模擬的優缺點。

靜態時序分析是採用窮盡分析方法來提取出整個電路存在的全部時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的創建和保持時間是否知足時序要求，經過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不須要輸入向量就能窮盡全部的路徑，且運行速度很快、佔用內存較少，不只能夠對芯片設計進行全面的時序功能檢查，並且還可利用時序分析的結果來優化設計，所以靜態時序分析已經愈來愈多地被用到數字集成電路設計的驗證中。動態時序模擬就是一般的仿真，由於不可能產生完備的測試向量，覆蓋門級網表中的每一條路徑。所以在動態時序分析中，沒法暴露一些路徑上可能存在的時序問題。

61 、畫出 CMOS 電路的晶體管級電路圖，實現 Y=A*B+C(D+E)

此類題目均可以採用一種作法，首先將表達式所有用與非門和非門表示，而後將用 CMOS 電路實現的非門和與非門代入便可。非門既能夠單獨實現，也可以用與非門實現 ( 將兩輸入端接在一塊兒便可 )

下圖 (a) 和 (b) 分別爲用 CMOS 實現的非門和與非門

62 、利用 4 選 1 數據選擇器實現 F(x,y,z)=xz+yz ’

63 、 A 、 B 、 C 、 D 、 E 進行投票，多數服從少數，輸出是 F( 也就是若是 A 、 B 、 C 、 D 、 E 中 1 的個數比 0 多，那麼 F 輸出爲 1 ，不然 F 爲 0) ，用與非門實現，輸入 數目沒有限制

記 A 同意時 A=1 ，反對時 A=0 ； B 同意時 A=1 ，反對時 B=0 ； C 、 D 、 E 亦是如此。因爲共 5 人投票且少數服從多數，所以只要有三人投同意票便可，其餘人的投票結果並不須要考慮。基於以上分析，下圖給出用與非門實現的電路：

64 、用邏輯門畫出 D 觸發器

65 、簡述 latch 和 filp-flop 的異同

本題即問鎖存器與觸發器的異同。

觸發器：可以存儲一位二值信號的基本單元電路統稱爲「觸發器」。

鎖存器：一位觸發器只能傳送或存儲一位數據，而在實際工做中每每但願一次傳送或存儲多位數據。爲此可把多個觸發器的時鐘輸入端 CP 鏈接起來，用一個公共的控制信號來控制，而各個數據端口仍然是各處獨立地接收數據。這樣所構成的能一次傳送或存儲多位數據的電路就稱爲「鎖存器」

66 、 LATCH 和 DFF 的概念和區別

本題即問 D 鎖存器與 D 觸發器的概念與區別。

D 觸發器是指由時鐘邊沿觸發的存儲器單元，鎖存器指一個由信號而不是時鐘控制的電平敏感的設備

鎖存器經過鎖存信號控制，不鎖存數據時，輸出端的信號隨輸入信號變化，就像信號經過緩衝器同樣，一旦鎖存信號起鎖存做用，則數據被鎖住，輸入信號不起做用。

67 、 latch 與 register 的區別，爲何如今多用 register 。行爲級描述中 latch 如何產生的

latch 是電平觸發， register 是邊沿觸發， register 在同一時鐘邊沿觸發下動做，符合同步電路的設計思想，而 latch 則屬於異步電路設計，每每會致使時序分析困難，不適當的應用 latch 則會大量浪費芯片資源。

68 、 How many flip-flop circuits are needed to divide by 16 (Intel)

69 、用 filp-flop 和 logic-gate 設計一個 1 位加法器，輸入 carryin 和 current-stage ，輸出 carryout 和 next-stage.

考設計具備輸入輸出緩衝功能的加法器，這樣理解的話，題目作起來很簡單，只要將輸入和輸出各加一個觸發器做爲數據鎖存器便可，也就是須要 4 個觸發器。加法功能徹底由門電路實現。

70 、實現 N 位 Johnson Counter ， N=5

首先給你們解釋下 Johnson Counter ， Johnson Counter 即約翰遜計數器，又稱扭環形計數器，是移位寄存器型計數器的一種。

因爲環形計數器的電路狀態利用率較低，爲了在不改變移位寄存器內部結構的條件下提升環形計數器的電路狀態利用率，只能從改變反饋邏輯電路上想辦法。

事實上任何一種移位寄存器型計數器的結構均可表示爲以下圖所示的通常形式。其中反饋邏輯電路的函數表達式可寫成：

71 、 Cache 的主要做用是什麼，它與 Buffer 有何區別， DSP

Cache 便是高速緩衝存儲器， Cache 是一個高速小容量的臨時存儲器，能夠用高速的靜態存儲器芯片實現，或者集成到 CPU 芯片內部，存儲 CPU 最常常訪問的指令或者操做數據

Buffer 與 Cache 操做的對象不同。 Buffer( 緩衝 ) 是爲了提升內存和硬盤 ( 或其餘 I/0 設備 ) 之間的數據交換的速度而設計的。 Cache( 緩存 ) 是爲了提升 cpu 和內存之間的數據交換速度而設計，也就是日常見到的一級緩存、二級緩存、三級緩存等。

嵌入式 DSP 處理器 (Embedded Digital Signal Processor, EDSP) 對系統結構和指令進行了特殊設計，使其適合於執行 DSP 算法，編譯效率較高，指令執行速度也較高。在數字濾波、 FFT 、譜分析等方面 DSP 算法正在大量進入嵌入式領域， DSP 應用正從在通用單片機中以普通指令實現 DSP 功能，過渡到採用嵌入式 DSP 處理器。嵌入式 DSP 處理器有兩個發展來源，一是 DSP 處理器通過單片化、 EMC 改造、增長片上外設成爲嵌入式 DSP 處理器， TI 的 TMS320C2000 /C5000 等屬於此範疇；二是在通用單片機或 SOC 中增長 DSP 協處理器，例如 Intel 的 MCS-296 和 Infineon(Siemens) 的 TriCore 。

72 、 DSP 和通用處理器在結構上有什麼不一樣

與通用處理器相比， DSP 屬於專用處理器，它是爲了實現實時數字信號處理而專門設計的。在結構上， DSP 通常採用哈佛結構，即數據緩存和指令緩存相分開。 DSP 有專門的乘加指令，一次乘加只需一個指令週期便可完成、而通用處理器中的乘法通常使用加法實現的，一次乘法須要消耗較多的指令週期。

73 、用你熟悉的設計方式設計一個可預置初值的 7 進制循環計數器， 15 進制的呢

這裏選擇用十六進制計數器 74LS161 實現，原理很簡單：用 74LS161 實現 N(N<16) 進制計數器，只需當計數器從 0000 增長到 N-1 時讓 74LS161 清零便可。對於 7 進制，當增長到 6(0110) 時將計數器清零便可。下面簡單介紹下 74LS161 ，下圖爲 74LS161 的原理圖：

管腳說明： A 、 B 、 C 、 D ：數據輸入端 QA 、 QB 、 QC 、 QD ：數據輸出端 RCO ：進位輸出端 CLRN ：異步清零端，低電平有效 LDN ：同步並行置入控制端，低電平有效

ENT 、 ENP ：計數控制端，高電平有效。

下圖爲用 74LS161 設計的可預置初值的 7 進制循環計數器， D3 D2 D1D0 爲預置數輸入端。

若是想設計 15 進制，只要在 QD QC QB QA=1110 時將 CLRN 置低便可。

74 、 BLOCKING 和 NONBLOCKING 賦值的區別

非阻塞賦值：塊內的賦值語句同時賦值，通常用在時序電路描述中；

阻塞賦值：完成該賦值語句後才能作下一句的操做，通常用在組合邏輯描述。

75 、 PCI 總線的含義是什麼， PCI 總線的主要特色是什麼

PCI 的英文全稱爲 Peripheral Component Interconnect 。即外部設備互聯總線，是於 1993 年推出的 PC 局部總線標準。 PCI 總線能夠分爲 32 位總線和 64 位總線兩種，通常 PC 機使用 32 位 PCI 總線，服務器和高級工做站都帶有 64 位 PCI 總線。 PCI 總線的主要特色是傳輸速度高，目前可實現 66M 的工做頻率，在 64 位總線寬度下可達到突發（ Burst ）傳輸速率 264MB/s ，是一般 ISA 總線的 300 倍，能夠知足大吞吐量的外設的需求。

76 、 Please draw schematic of a common SRAM cell with 6 transistors ， point out which nodes can store data and which node is word line control

77 、有一個 LDO 芯片將用於對手機供電，須要你對它進行評估，你將如何設計你的測試項目

LDO 爲低壓差線性穩壓器，這裏將其用於對手機供電。須要評估的指標主要有兩個： LDO 的供電電流和供電電壓、 LDO 的輸出電壓噪聲抑制比。因爲手機是電池供電，所以測試該 LDO 芯片是最好選用鋰電池給芯片供電。

供電電流與供電電壓的測試：選擇一臺具備存儲功能的示波器，在對應測試點測試芯片的輸出電壓和輸出電流 ( 可能須要用數字萬用表測 ) ，觀察結果看起輸出電壓與輸出電流是否知足手機的正常工做要求。

輸出電壓噪聲抑制比：這個也許須要更精確的儀器去測了，我不是很懂，希望你們指教。

芯片性能的測試須要長時間測試，並且須要在不一樣環境下測試，如改變溫度、溼度，或者在移動條件下測試。此外，還要測試輸入電壓發生變化時輸出電壓和輸出電流的變化。

78 、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。並畫出一個晶體管級的運放電路

79 、用運算放大器組成一個 10 倍的放大器

80 、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），並求輸出端某點的 rise/fall 時間

81 、你知道那些經常使用邏輯電平？ TTL 與 COMS 電平能夠直接互連嗎

經常使用邏輯電平： 12V ， 5V ， 3.3V ； TTL 和 CMOS 不能夠直接互連，因爲 TTL 是在 0.3-3.6V 之間，而 CMOS 則是有在 12V 的有在 5V 的。 CMOS 輸出接到 TTL 是能夠直接互連。 TTL 接 CMOS 須要在輸出端口加一上拉電阻接到 5V 或者 12V 。

82 、邏輯方面數字電路的卡諾圖化簡，時序（同步異步差別），觸發器有幾種（區別，優勢），全加器等等。

83 、用卡諾圖寫出邏輯表達式。

84 、化簡 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15) 的和

85 、畫出 NOT,NAND,NOR 的符號，真值表，還有 transistor level 的電路。

86 、畫出 CMOS 的圖，畫出 tow-to-one mux gate 。

87 、用一個二選一 mux 和一個 inv 實現異或

88 、畫出 Y=A*B+C 的 cmos 電路圖。

89 、用邏輯們和 cmos 電路實現 ab+cd

90 、畫出 CMOS 電路的晶體管級電路圖，實現 Y=A*B+C(D+E)