Verilog中的reg必定會被綜合成寄存器麼

對應於實際的數字電路中，若是該程序塊描述的是時序邏輯，則該寄存器變量對應爲寄存器；若是該程序塊描述的是組合邏輯，該寄存器變量對應爲硬件邏輯；若是該程序塊描述的是不徹底組合邏輯，那麼該寄存器變量也能夠對應爲鎖存器。因而可知，寄存器類型的變量不必定會綜合爲寄存器。