自定義一個AXI-IP核

目的： 自定義一個IP核，通過AXI總線與ARM系統連接   環境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 開發板： Zc702   第一步：          新建一個自定義的HDL模塊，本實驗新建一個16位加法器，保存爲test.v,代碼如下 module test(   input [15:0] a,   input [15:0] b,   i

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