Verilog編程技巧之(括號)、[中括號]、{大括號}用法（對比matlab）

簡述 在初步接觸到Verilog的括號時常常會將其和matlab矩陣的各類(括號)、[中括號]、{大括號}搞混。web Verilog中括號的應用 Verilog語言中，除去這些括號在計算優先級中的做用（通常也只會用到小括號加優先級）。數組 (括號)主要用於函數模塊傳參，例如自定義函數 fuc_name後面括號內定義的input、output，或者一些if、always語句後面括號內添加斷定信息（

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