Veriloga中輸出出現延遲解決方法

Veriloga建模仿真出現delay的解決 想用verilog建立一contention detector,但建模仿真後出現輸出結果有延遲，同事提醒可能時間建立有問題。原代碼如下： 下面是仿真結果： 從結果看輸出有一定延遲，veriloga理應是理想模型不應該有這樣的問題。同事提醒後加入語句bound_step(1n)。解決！ debug後仿真結果

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