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lvds在FPGA中的使用5 - ALTLVDS_TX核外部pll模式調試
時間 2021-01-06
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低電壓差分信號
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我的開發環境:quartus13.1 lvds連載4博文中,使用的是lvds核調用PLL的方式,這樣一組lvds發送端口需要一個PLL,比較浪費資源。其實在使用ALTLVDS核時,還可以使用External PLL(外部pll),使用外部pll,不僅可以節省一個PLL,還可以減少邏輯資源的使用。 下面來說說調用ALTLVDS_TX核時,怎麼使用外部PLL。與轉載4相同,還是5個通道,每個通道對
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