高速AD中的LVDS和FPGA

通常情況下，模擬輸入信號通過高速ADC的量化輸出的數字信號需要交給FPGA進行處理。如果高速ADC採用LVDS輸出，那麼經量化處理過的數字信號將會有非常多的LVDS數據差分對。而LVDS數據接收端，接收到的LVDS差分數據對相互之間可能會存在非常小的一個時間差異，該時間差異往往是皮秒級別的，而隨着高速ADC採樣率的提升，目前大多數的高速ADC採樣速率已經達到GSPS級別。 因此皮秒級別的時間差異也

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