[轉]FPGA使用LVDS差分信號的一些注意事項

最近在調試一個LVDS的屏顯功能，涉及到了一些LVDS的東東，簡單地整理以下，後續會再補充。html （1）對於altera FPGA（CYCLONE III）post 一、對於做爲LVDS傳輸的BANK必須接2.5V的VCCIO；性能 二、左右BANK（即1/2/5/6 BANK）的LVDS發送差分對信號無需外接匹配電阻，而上下BANK（即3/4/7/8 BANK）則須要，若是硬件工程師忘了，還

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