vivado高層次綜合（high-level synthesis，HLS）學習日記
一、前言 架不住老大的淫威，本作者很不情願的開始了HLS學習，這篇學習日記實際是重新表述文件1（詳見後面的參考列表）中的一些重點內容。我認爲高層次綜合還是沒有純verilog來的爽，雖然純Verilog耗時耗力，但是設計自由度很高，再有我比較懷疑HLS到底能不能設計出最優方案，設計效率到底有多高？ 二、學習日記 1、高層次綜合中兩個重要的process：scheduling 和bin
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