基2頻率抽取實現FFT的Verilog程序

這裏以一個8點FFT設計爲例作爲介紹，整體電路架構如下圖（可點擊放大看），實現了一個數據串行輸入，結果並行輸出的FFT算法（data_in_real爲輸入值的實部，data_in_img爲虛部）：   上圖架構是不是跟8點基2頻率抽取FFT算法的蝶形運算框圖（如下圖）很相像：   因此結果很明瞭，最右邊第一個模塊one_stage_1實現第一級輸出的4個蝶形運算，每個對應的蝶形運算如下：   這四

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