《數字邏輯設計與計算機組成》一2.6 電路時序圖

2.6　電路時序圖 在討論電路時序圖之前，我們首先從非門電路時序圖開始。每一個邏輯門都有一定的延時。這個延時是由於邏輯門輸出從0到1或者反過來一個或多個輸入變化需要時間。圖2-18展示了非門0.1ns延遲的時序。如圖2-18a所示，當輸入x從0變爲1時，輸出z在0.1ns中從1變爲0。類似地，當x從1變爲0時，在0.1ns中從0變爲1。在圖2-18a中，信號的轉換顯示成立即發生。然而，在實際中，信

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