關於Verilog中module端口類型記錄

我的理解如下： 1.在定義module時，輸入類型只能爲net，而輸出類型可以使net或register。 2.在實例化module時，輸入類型可以爲net或register，輸出類型只能爲net。 發現別人常用的方法爲：定義的時候都是用net，在module的實現中用定義reg給他賦值。 ---------------------  作者：睿洋的老爸  來源：CSDN  原文：https://b

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