關於verilog開發板實踐（個人記錄）

本頁面以流水燈爲例 一，編寫.v文件 如下（代碼貼下面）： module flow_led( input CLK_50M, input RST_N, output reg [3:0] ledA ); reg [23:0] counter; always @(posedge CLK_50M or negedge RST_N) begin if (!RST_N) counter <= 24’d0; e

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