QuartusII13.1 原理圖編輯與仿真(半加器爲例）

QuartusII13.1 原理圖編輯與仿真 上次寫了一個用Verilog語言完成的半加器，這次就用原理圖的方法做一個吧。 還是先新建一個文件夾： 打開QuartusII，新建一個工程（也可以在file->new project wizard裏新建）： 點擊「Next」 選擇我們剛纔新建的文件夾並加上工程名稱和項目名稱： 點擊「Next」，爲文件取一個名字並添加進來： 選擇目標器件 看自己需要選擇

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