明德揚至簡設計法--verilog綜合器和仿真器

時間 2021-01-08

標籤明德揚至簡設計法 FPGA verilog 仿真简体版

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Verilg是硬件描述語言，顧名思義，就是用代碼的形式描述硬件的功能。而我們最終是要在電路上實現該功能的。當Verilog描述出硬件功能後，我們需要綜合器對Verilog代碼進行解釋，將代碼轉化成實際的電路來表示，最終實際的電路，我們稱之爲網表。這種將Verilog代碼轉成網表的工具，就是綜合器。上圖左上角是一份verilog代碼，該代碼描述了一個加法器功能。該代碼經過綜合器解釋後，轉化成一個加法

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