FPGA I/O 口 時鐘約束
FPGA時鐘約束在高速信號的傳輸設計中是非常重要的，主要是考慮到了建立裕量和保持裕量，如果上述兩個量有其中一個爲負，則會導致鎖存的數據處於亞穩態的狀態。 一.當clock由外部時鐘提供，分析如下： 上圖是在外部數據傳到FPGA的一個示意圖，對各個延時的解釋如下： clk1:時鐘信號從PLL或者I/O口到源寄存器的延時； clk2:時鐘信號從PLL或者I/O口到目標寄存器的延時： Tco: 在源寄存
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