LAB 3

實驗3： a. 內容：設計一個0-17計數器，當計數值爲17時，輸出OV爲1，其他輸 出爲0。 步驟：新建項目和BDF文件，保持項目名稱和頂層設計名稱相同；編寫verilog代碼創建計數器模塊，併爲其創建符號；在BDF文件中調用創建的符號，完成電路設計；觀察RTL視圖以及計數器模塊內部電路結構；根據手冊分配管腳，不用的管腳設置爲三態，進行編譯；創建VWF文件，利用Node Finder添加觀測信息

>>阅读原文<<