Vivado中PLL IP核例化

更多精彩內容，請微信搜索「FPGAer俱樂部」關注我們。 在開發PL時一般都會用到分頻或倍頻，對晶振產生的時鐘進行分頻或倍頻處理，產生系統時鐘和復位信號，這是同步時序電路的關鍵，這時就需要使用到時鐘嚮導IP，下面就介紹一下在vivado中進行PL開發時調用IP的方法。     首先打開vivado，新建一個RTL項目。     點擊導航窗口上的IP Catalog 選項，如圖一所示： 圖一    

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