FPGA中計數器設計探索

FPGA中計數器設計探索，以計數器爲32位爲例： 第一種方式，直接定義32位計數器。 reg [31:0]count; quartus ii 下的編譯，資源消耗情況。 85C模型下的時鐘頻率。   0C模型下的時鐘頻率。   chip planner下資源分佈情況。 第二種方式，定義2個16位計數器。 reg [15:0]count1，count2; quartus ii 下的編譯，資源消耗情況。

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