【黑金教程筆記之001】veriloghdl 掃盲文—筆記&勘誤

001_veriloghdl 掃盲文—筆記&勘誤

 

2014/10/31

 

1. 原文做者：akuei2
2. 聯繫方式：blog.ednchina.con/akuei2

 

勘誤001：

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 0.1 各類HDL語言 下面的幾段裏的VDL應爲VHDL。

 

勘誤002：

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0.2 HDL語言的層次 上面的一行 筆記 應爲 筆者。

 

勘誤003：

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0.4 Verilog hdl語言真的有那麼難掌握？ 上面一段倒數第三行括號裏的文字 很習 應爲 很習慣。

 

勘誤004：

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代碼module Add_module

always的敏感列表CLK和RSTn之間缺一個or 或 ，

 

rTemp <= 16'b0;而不是4’0

 

勘誤005：

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輸出選擇器的always @（）代碼最後一行，Q 應爲 rQ

 

勘誤006：

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上面的代碼塊裏，復位後 rLED<=4’b0001; 而不是 4’b0000

 

勘誤007：

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下面的代碼塊裏，case的分支1應爲 1:

 

勘誤008：

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代碼塊case語句裏，0分支的Sum<=8’d0;缺;

 

勘誤009：

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代碼塊裏，case的分支1應爲 1:

 

 

 

 

1. 如何把verilog hdl掌握好？

第一是Verilog HDL語言結構（建模）；第二是Verilog HDL用法（仿順序操做）。

 

1. 筆者所設計的實例都是直接下載到開發。若是讀者沒法很好掌握時序的概念，仿真會很是很差使的。先把建模學好再談什麼仿真…

 

1. Verilog hdl語言有兩個部分，綜合語言和驗證語言。

 

1. 0.7 Verilog hdl的綜合語言

 

Eg01. reg和wire；

Eg02. always @（）的多樣性；

Eg03. =和<=賦值；

Eg04. * / %；

 

1. 低級建模的基本單元：功能模塊、控制模塊、組合模塊。