S03_CH02_AXI_DMA PL發送數據到PS
S03_CH02_AXI_DMA PL發送數據到PS 1.1概述 本課程的設計原理分析。 本課程循序漸進，承接《S03_CH01_AXI_DMA_LOOP 環路測試》這一課程，在DATA FIFO端加入FPGA代碼，通過verilog 代碼對FIFO寫。其他硬件構架和《S03_CH01_AXI_DMA_LOOP 環路測試》一樣。 《S03_CH01_AXI_DMA_LOOP 環路測試》課程中，詳解
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