verliog and FPGA實驗小記----------實驗七：有限狀態機設計

一.設計目的 設計並實現掌握檢測連續接收「1111」的Moore型和Mealy型狀態機設計。 （即當輸入四個或四個以上的’'1"時，電路輸出1，否則輸出0） 二.實驗原理 （1）有限狀態機的結構框圖 （2）狀態轉移圖 三.代碼及截圖 (1)Moore型狀態機 I.代碼 II.TestBench (2)Mealy型狀態機 I.代碼 II.TestBench III.波形截圖

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