zynq芯片是什麼

目錄

 

2.1 處理器系統

2.1.1 應用處理器單元（APU的基本結構）

2.1.2  關於ARM模式

2.1.3  處理器系統外部

2.2 可編程邏輯

2.2.1 邏輯部分

2.2.2 特殊資源：DSP48E1和塊RAM

2.2.3 通用輸入/輸出

2.2.4 通訊接口

2.2.5 其餘可編程邏輯擴展接口

2.3 處理器系統與可編程邏輯的接口

2.3.1 AXI標準

2.3.2 AXI互聯和接口

2.3.3 EMIO接口

2.3.4 其餘PL-PS信號

2.4 安全

2.4.1 安全引導

2.4.2 硬件支持

2.1 處理器系統

  這裏的處理器系統一般指的是PS部分的「硬」處理器，與之類似的有PL部分的軟處理器——例如Microblaze,兩者最大的區別在於，「硬」處理器是芯片上專用且優化過的硅片元件，而軟處理器是由可編程邏輯單元組成的，實質上與IP核是等價的，其最大的特色就是靈活。「硬」處理器是固定的，它有固定的架構和指令集，具備很好的性能，能夠更好的實現控制和應用程序的功能。zynq中有時也使用Microblaze和ARM協同工做。

               

 

 

ARM處理器以及相關的處理單元

 

 

2.1.1 應用處理器單元（APU的基本結構）

   

 

 

 

NEON引擎實現單指令多數據（Single Instruction Mutiple Data,SIMD）來實現媒體和DSP類算法的加速戰略。

 

 

 

2.1.2  關於ARM模式

  zynq7000中使用的是ARM Cotex A9  中的r3p0版本， 是基於ARM V7-A架構的， 因此在參考ARM的資料時須要注意這一點

 

2.1.3  處理器系統外部

  PS部分和外部的通訊主經過兩種接口來實現：1、MIO 直接與外部相鏈接 2、EMIO經過與PL部分相鏈接而後再與外部相鏈接。

2.2 可編程邏輯

2.2.1 邏輯部分

邏輯部分：CLB、開關矩陣

CLB: 包含兩個邏輯片（Slice）

Slice: 查找表（LUT）、觸發器（FF）

2.2.2 特殊資源：DSP48E1和塊RAM

知足密集存儲的塊RAM和用於高速算術的DSP48E1片，DSP48E1片實現對長字長的高速算術運算。

2.2.3 通用輸入/輸出

zynq上的通用輸入/輸出功能（IOB）合起來被稱做SelectIO資源，它們被組織成50個IOB一組。

2.2.4 通訊接口

  Zynq芯片裏含有嵌入在邏輯部分裏的GTX收發器和高速通道塊，這些都是專用的硅片塊（「硬IP」塊）

,能支持一些標準接口，包括PCI Express、串行RapidIO、SCSI和SATA。

2.2.5 其餘可編程邏輯擴展接口

  模擬--數字轉換：12位，採樣率爲1M

  時鐘--PL接收來自PS的四個獨立的時鐘輸入，另外還能產生和分發它本身的與PS無關的時鐘信號。

  編程與調試—在PL部分實現了一組JTAG端口來實現對PL的配置和調試。

2.3 處理器系統與可編程邏輯的接口

  zynq中經過一組高度定製的AXI互聯和接口用來在兩個部分之間的橋樑，另外，在PS和PL之間還有一些其餘類型的鏈接，特別是EMIO。

2.3.1 AXI標準

  AXI是高級可擴展接口（Advanced eXtensible Interface）,當前的版本是AXI4, 它是ARM AMBA3.0開放標準的一部分。

  實際上有三類AXI4，每一類表明了一種不一樣的總線協議，對於特定的鏈接選擇哪一個AXI總線協議是基於那個鏈接所需的特性的。

  AXI4[2]--用於存儲映射連接，支持的最高性能是：經過一簇高達256個數據字（或「數據拍（data beats）」）的數據傳輸來給定一個地址。

  AXI-Lite[2]--一種簡化了的連接，只支持每次鏈接傳輸一個數據（非批量）。AXI4-Lite也是存儲映射的，這種協議下每次傳輸一個地址和單個數據。

  AXI4-Stream[1]--用於高速流數據，支持批量傳輸無限大小的數據。沒有地址機制，這種總線類型最適合源和目的地之間的直接數據流（非存儲器映射）。

2.3.2 AXI互聯和接口

  互聯（Interconnect）—互聯其實是一個開關，管理並直接傳遞所鏈接的AXI接口之間的通訊。用於PS內部的鏈接以及PS和PL內部的互聯。

  接口（Interface）—用於系統內的主機和從機之間傳遞數據、地址和握手信號的點對點鏈接。

 

 

        

   通用AXI(General Purpose AXI)--一條32位數據總線，適合PL和PS之間的中低速通訊。接口是透傳的不帶緩衝。總共有四個通用接口：兩個PL作主機，另兩個PL作主機。

  加速器一致性端口（Accelerator Coherency Port）---在PL和APU內的SCU之間的單個異步鏈接，總線寬度爲64位。這個端口用來實現APU cache和PL的單元之間的一致性。PL是作主機的。

高性能端口（High Performance Ports）--四個高性能AXI接口，帶有FIFO緩衝來提供「批量」讀寫操做，並支持PL和PS中的存儲器單元的高速率通訊。數據寬度是32位或64位，在全部四個接口中PL都是作主機的。

2.3.3 EMIO接口

  從PS出來，有幾種鏈接能夠經由PL到外部接口上，這被稱做擴展的MIO(Extended MIO)，即EMIO.

2.3.4 其餘PL-PS信號

  跨越PS-PL邊界的其餘信號包括看門狗定時器、重啓信號、中斷信號和DMA接口信號。

2.4 安全

2.4.1 安全引導

  處理器在啓動的時候，從存儲器核中配置PL，經過限制引導爲單一來源，就確保了不可能在PL已經配置以後再有人工的方法來裝在惡意的軟件，同時在處理器已經初始化以後也沒有辦法再裝在惡意的映像到PL中去。

2.4.2 硬件支持