深入淺出FPGA-2-讓source insight 支持verilog HDL
引言 工欲善其事，必先利其器。最近用verilog在FPGA上做一個簡易的計算器，整個工程由6個模塊組成，之前寫的代碼都是很小的，模塊也很少，一般就一兩個，沒感覺出彆扭。但是模塊多了就發現，模塊之間的關係就比較複雜，例化一個module時，要反覆查看模塊的接口，這要反覆打開關閉對應的文件，比較麻煩。我之前是做嵌入式軟件的，深知一個好的代碼編輯工具的重要，其中source Insight是其中的佼佼
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