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MEION:時鐘IP核與分頻電路信號波形觀察問題
時間 2020-12-25
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FPGA技術
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Q: A:時鐘IP核輸入輸出的頻率都有一定的範圍。只能產生一些固定的頻率時鐘信號,不具備產生任意時鐘頻率的能力。且輸入輸出時鐘的頻率一般爲M級。當系統中的時鐘頻率較低時,(不到M級),一般不採用IP核的方式生成所需頻率的時鐘信號,而採用計數器分頻的方式。
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