Xilinx FPGA控制器的Everspin STT-DDR4設計指南

自旋轉移扭矩磁阻隨機存取存儲器（STT-MRAM）是一種持久性存儲技術，可利用各類工業標準接口提供性能，持久性和耐用性。 Everspin推出了STT-MRAM產品，該產品利用稱爲JE-DDR4的JEDEC標準DDR4接口的變體，它包含了對完整系統支持所需的獨特功能。本文將幫助工程師瞭解Xilinx FPGA控制器的Everspin STT-DDR4設計指南
 
2.啓用ST-DDR4
爲了使設計人員可以快速集成ST-DDR4支持，該過程從Xilinx Vivado開發環境中生成的現有8Gb DDR4 SDRAM-2666存儲器接口生成器（MIG）開始。與8Gb DDR4 SDRAM的差別以下，並將在後續章節中進行說明：
1.時間安排（減小工做頻率，增長行訪問時間，增長計數器寬度並減少CAS頁面大小）
2.加電（校準–校準期間啓用了防亂塗模式）
3.掉電（將全部相關數據塞入或移動到持久性存儲器陣列中）
4.性能（增長管道深度並提升數據傳輸效率）
注意：健壯的ST-DDR4持久性存儲器設計還須要系統級的糾錯碼（ECC）方案，但該文檔不在本文範圍以內。
 
3. DDR4 SDRAM-1333內存接口
在Xilinx設計環境中，將根據表明8Gb SDRAM DDR4-2666的速度和時序特性的輸入參數生成DDR4接口邏輯。

該表顯示了DDR4和ST-DDR4的關鍵時序參數

因爲MIG沒法使用當前JEDEC標準之外的參數建立接口邏輯，所以必須首先建立兼容JEDEC的DDR4控制器。 everspin 1Gb ST-DDR4 1333器件最相似於8Gb DDR4-2666 SDRAM器件，所以請使用8Gb DDR4 SDRAM 2666規格SDRAM DDR4-2666中的時序值,一旦建立了DDR4接口邏輯，就能夠修改時序，上電，掉電和性能參數，以啓用ST-DDR4持久性存儲器。
 
強烈建議在建立MIG以後，在Vivado中建立一個示例測試臺，方法是右鍵單擊.xci文件並選擇名爲「 Open IP Example Design ...」的菜單項。建立示例設計將建立一個新的Vivado項目。以及模擬新建立的MIG所需的全部測試文件。請參見Xilinx MIG建立教程，使用Vivado MIG爲UltraScale設計存儲器接口和控制器，以及存儲器接口設計中心-UltraScale DDR4/DDR4存儲器。