[高級篇] 在qucs中使用verilog

  爲了確保可以正確運行，請確保你如今程序版本爲

        Qucs 0.0.18

   其實將verilog程序放入qucs並非一件複雜的事情，qucs已經足夠簡化咱們的工做，咱們只須要將模塊的源代碼複製到當前qucs的工做目錄下qucs就能進行一系列智能的操做，包括自動添加到工程，以及可以自動識別咱們verilog的模塊的端口列表。

   

打開qucs，如今Verilog標籤下沒有任何文件，咱們只須要將咱們的verilog的.v文件拷貝過來qucs就能自動識別了。     

   

一個verilog的半加器代碼，這裏verilog標籤下已經識別到咱們的文件了，若是qucs沒有刷新在Projects下從新點擊一下工程的名字就能看到文件添加過來了。

而後鼠標點擊一下這個main.v，以後鼠標移到咱們的原理圖上就會出現一個子電路，四個端口，和咱們程序裏的兩個輸入兩個輸出一致。 qucs很是漂亮！

而後咱們進行一個數字的仿真.

注意，在digital simulation中咱們須要將model的值修改成verilog,由於還有一個選項是VHDL,因此理論上VHDL的代碼也能仿真。

點擊OK以後咱們就算作好工做了，而後仿真一下，用真值表顯示一下咱們的半加器是否正確。 qucs 0.0.18的仿真比老版本的快速多 了，並且之前版本偶爾會出現仿真卡住的現象也消失了，新版本作的修改仍是挺大的。

  

  這個仿真能夠將模塊用於電路中，與gtkwave同樣是一個不錯的工具。