FPGA流水燈設計

流水燈頂層設計 第一章 流水燈頂層設計框圖 輸入時鐘信號clk_50m，輸出4個字節的led_out信號(控制led燈點亮的信號)。 第二章 PLL鎖相環 2.1 PLL鎖相環 PLL（Phase Locked Loop）：具有時鐘的倍頻、分頻、相位偏移、可編程佔空比和外部時鐘輸出。 一般晶體振盪器由於工藝和成本原因達不到高頻信號輸出。高頻電子線路中，需要外部信號與內部的振盪信號同步。一路輸入時鐘

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