DCM+BUFG的使用

看Xilinx的Datasheet會注意到Xilinx的FPGA沒有PLL，其實DCM就是時間管理單元。 DCM概述 DCM內部是DLL(Delay Lock Loop結構,對時鐘偏移量的調節是通過長的延時線形成的。DCM的參數裏有一個PHASESHIFT（相移）,可以從0變到255。所以我們可以假設內部結構裏從clkin到clk_1x之間應該有256根延時線（實際上,由於對不同頻率的時鐘都可以從

>>阅读原文<<