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allegro學習--區域約束
時間 2021-01-19
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前言: 在有些情況需要我們在走線時在某些區域的時候,線是細的,例如BGA封裝的FPGA在引出線的時候,我們希望在FPGA內部的線細,出了FPGA後,線變粗。如圖: 這就用到了區域的規則約束。 實現: 步驟1、調出約束管理器 對於走線部分的約束是物理約束 或者簡單的方式是選擇 然後在左邊框裏選擇 步驟2、創建一個」標籤「(CSet) 在Physical Constraint Set中選中ALL La
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