咱們平時使用的I2C、串口等其實都是串行總線，可是由於他們速度較低、時序簡單，因此不多在高速串行總線時被說起。可是在高速時代的今天，一些高速總線，如LVDS、MIPI、SERDES、SATA、USB等等，而咱們在學習或者研究任何一種總線的時候，都要考慮這些總線的區別，才能在後續使用的過程當中更好的進行應用。好比我拿到一塊板子，這塊板子比較低級，只有常見的LVDS沒有MIPI總線，可是我外面須要接一個MIPI攝像頭，這個時候應該怎麼辦？web
我仍是習慣用思惟框圖來說解一些比較特殊的總線，這樣能夠從歷史（來源）、組成及對比等多方面理解一個複雜的東西，下面就針對SerDes這一串行總線深刻淺出的進行分析，由於要深刻淺出的分析，因此會拋棄一些細節，但願你們理解。
SerDes做爲一個總線基本仍是遵循OSI參考模型《例說七層OSI參考模型》，因此分析SerDes主要包括兩方面，一是物理層，二是協議層，其中物理層做爲硬件設計、排故等的基礎，協議層很簡單就是軟件、FPGA等設計的基礎。
一、SerDes的前輩：LVDS SerDes，其中LVDS應該是你們比較熟悉的，這裏不會展開，主要就是LVDS是1995年做爲「ANSI/TIA/EIA-644」制定了標準規格的串行接口用物理層規格，爲不少串行差分總線的發展奠基了基礎，關於LVDS會做爲第2部分重點介紹;
二、SerDes底層硬件包括早期的LVDS和如今CML：
SerDes
信號層採用的LVDS
工做在155Mbps~1.25Gbps
之間，而CML(
電流模式信號)
在600Mbps
和10+ Gbps
。
所以如今SerDes
通常使用CML
。可是LVDS
和CML
信號能夠互通，但要有外接電阻作電平轉換。
接下來針對LVDS、CML等差分技術會詳細的介紹；
三、接下來就是重點--SerDes技術，詳解SerDes應用的幾種技術，這部分不會詳細展開，這部分有不少優秀的資料能夠參考，會把參考資料分享給你們，有了前面的鋪墊，閱讀這些文檔並不會太難；
四、最後就是總結一下SerDes串行總線的優缺點。
LVDS SerDes的基本原理理解串行總線高速、遠距離、低雜音的特徵
這部分就不展開說明了，會在下一部分詳細介紹，其中大部分串行總線都具備高速、遠距離和低噪音的特徵。
SerDes信號層採用的LVDS工做在155Mbps~1.25Gbps之間，而CML(電流模式信號)在600Mbps和10+ Gbps，
所以如今SerDes通常使用CML。可是LVDS和CML信號能夠互通，但要有外接電阻作電平轉換。
上面已經詳細介紹了LVDS，在閱讀文檔時，還時常看到CML、LVPECL，那麼這些差分信號之間的差異是什麼？
差分技術：LVDS、MLVDS、CML、LVPECL的區別與應用場景
差分傳輸是一種信號傳輸的技術，區別於傳統的一根信號線一根地線的作法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相同，相位相反。在這兩根線上的傳輸的信號就是差分信號。信號接收端比較這兩個電壓的差值來判斷髮送端發送的邏輯狀態。在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。
差分信號與傳統的一根信號線一根地線（即單端信號）走線的作法相比，其優缺點分別是。
1.抗干擾能力強。干擾噪聲通常會等值、同時的被加載到兩根信號線上，而接收端關心的只是兩信號的差值，因此外界的共模噪聲能夠被徹底抵消。
2.能有效抑制電磁干擾（EMI）。因爲兩根線靠得很近且信號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時他們的信號極性相反，按右手螺旋定則，那他們的磁力線是互相抵消的。兩根線耦合的越緊密，互相抵消的磁力線就越多。泄放到外界的電磁能量越少。
3.時序定位準確。差分信號的接收端是兩根線上的信號幅值之差發生正負跳變的點，做爲判斷邏輯0/1跳變的點的。而普通單端信號以閾值電壓做爲信號邏輯0/1的跳變點，受閾值電壓與信號幅值電壓之比的影響較大，不適合低幅度的信號。
4.發送端電流源始終導通，消除開關噪聲帶來的尖峯（單端技術中所須要）和大電流晶體管不斷導通-關斷形成的電磁干擾EMI。
若電路板的面積很是吃緊，單端信號能夠只有一根信號線，地線走地平面，而差分信號必定要走兩根等長、等寬、緊密靠近、且在同一層面的線。這樣的狀況經常發生在芯片的管腳間距很小，以致於只能穿過一根走線的狀況下。
幾種典型差分信號（如下內容參考：https://www.jianshu.com/p/e36244b0b98c?utm_campaign=maleskine&utm_content=note&utm_medium=seo_notes&utm_source=recommendation）
爲了實現高速數據傳輸，有多種差分技術可供選擇。這些差分技術都有差分信號幾個共同的優勢，可是在性能、功耗和應用場景上有很大的區別。下圖列舉了最經常使用的幾種差分信號技術和它們的主要參數。
LVDS信號擺幅低，爲350mv，對應功耗很低，速率達到3.125Gbps。總的來講，終接方法簡單、功耗和噪聲低等優勢，使得LVDS成爲幾十Mbps至3Gbps、甚至更高的應用之首選。
CML是一種高速的點到點接口，在驅動器和接收器上均集成了終接網絡。CML使用一個無源的上拉電路，阻抗通常50歐姆。大多數CML採用了交流耦合的實現方案，所以須要有直流平衡的數據信號。直流平衡的數據要求數據編碼中的1和0的數量平均來講是相等的。
LVPECL信號一個優勢是具備清晰尖銳和平衡的信號沿，以及高驅動能力。缺點是功耗相對較高以及有時須要提供單獨的終接電壓軌。CML與LVPECL技術能實現超過10Gbps的高數據率，爲了實現這樣高的數據率，必須採用速率極高、邊緣陡直（sharp edge）的數據信號，擺幅通常約800mv，也所以它們的功耗超過了LVDS。
M-LVDS將LVDS延伸到用於解決多點應用中的問題，相對於一樣多點應用的RS-485和CAN技術，M-LVDS可以以更低的功耗實現更高速的通訊鏈路。相對於LVDS，M-LVDS驅動輸出強度更高，躍遷時間可控，共模範圍更廣且面向總線空閒條件提供故障安全接收器選項。
Low Voltage Differential Signaling，是一種低擺幅的電流型差分信號技術。LVDS 驅動器級在一個始終開啓的 3.5 mA （典型值）電流源環境中運行。需經過差分對導體以不一樣方向從新分配電流，即可造成總線上的邏輯 1 和 0。
LVDS驅動器和接收器
因爲專爲點對點信號傳輸而設計，LVDS 使用的是一種簡單的端接方案。安裝在接收機輸入端的單個 100-ohm 電阻端接差分對，從而消除了反射。
因爲高阻抗接收機輸入，驅動器電流源的所有電流流經端接電阻，從而產生了一個 350 mV 額定值的低、差分總線電壓。該電壓在 1.2V 共模電位左右擺動，通常LVDS接收器能夠承受至少±1V的驅動器與接收器之間的地的電壓變化，因此在+0.2V~+2.2V的寬共模範圍內，接收器的閾值能夠保證爲100mv或更低。這個組合可提供出色的噪聲裕量，對驅動器與接收器之間的共模信號漂移的容忍度也會更好。
LVDS輸出電平
儘管低功耗、低 EMI 和高噪聲抗擾度使得 LVDS 成爲高速數據轉換器的接口選擇，可是必須運用精心的佈局技術，以免阻抗不連續和信號時延差，不然就抵消了上述 LVDS 的好處。無論使用的LVDS傳輸媒質是PCB線對仍是電纜，都必須採起措施防止信號在媒質終端發生反射，同時減小電磁干擾。LVDS要求使用一個與媒質相匹配的終端電阻(100±20Ω)，該電阻終止了環流信號，應該將它儘量靠近接收器輸入端放置。LVDS驅動器能以超過155.5Mbps的速度驅動雙絞線對，距離超過10m。
2、MLVDS：一種可替代RS-485的高速、短距傳輸方案
RS-485和MLVDS都是經過多點差分總線交換二進制數據的一種獲得普遍應用的電氣標準。兩種技術都使用了差分信號來保證低功耗、高速和出色的抗噪聲性能。
對於要驅動信號在長電纜上傳輸的狀況，RS-485有較高的擺幅和更寬的共模輸入範圍，有助於實現更遠的傳輸距離。不過M-LVDS具備更高的速度，大大下降的功耗和EMI輻射。RS-485具備長距離傳輸能力，通常以電纜爲傳輸介質，而M-LVDS則更多的在背板上傳輸。兩種技術共享的一個應用是在長電纜上進行的點到點信號傳輸，100米以上推薦的是RS-485，100米之內（通常40米之內）更多考慮M-LVDS。
圖1‑18 LVDS和M-LVDS共模電壓與差分輸出電壓對比
M-LVDS實際上是LVDS技術的延伸，除了拓撲結構外，將二者進行比較。上圖顯示了LVDS和M-LVDS的差分輸出電壓和共模範圍規格。對於LVDS，在負載爲100Ω的狀況 下，輸出電壓擺幅|VOD|最小爲250 mV、最大爲450 mV。相較而言，M-LVDS驅動器強度更高，在負載爲 50 Ω（兩個100 Ω的端接電阻，總線的任意一端）的狀況下，最小輸出電壓擺幅|VOD|爲480 mV，最大值則爲650mV，因此能夠解決多點應用中的問題。
Figure2.1 Basic Blocks of a typical SerDes
api
圖中藍色背景子模塊爲PCS層，是標準的可綜合CMOS數字邏輯，能夠硬邏輯實現，也可使用FPGA軟邏輯實現，相對比較容易被理解。褐色背景的子模塊是PMA層，是數模混合CML/CMOS電路，是理解SerDes區別於並行接口的關鍵，也是本文要討論的內容。安全
發送方向(Tx)信號的流向: FPGA軟邏輯(fabric)送過來的並行信號，經過接口FIFO(InterfaceFIFO)，送給8B/10B編碼器(8B/10B encoder)或擾碼器(scambler)，以免數據含有過長連0或者連1。以後送給串行器(Serializer)進行 並->串 轉換。串行數據通過均衡器(equalizer)調理，由驅動器(driver)發送出去。微信
接收方向(Rx)信號的流向, 外部串行信號由線性均衡器(Linear Equalizer)或DFE (DecisionFeedback Equalizer判決反饋均衡)結構均衡器調理，去除一部分肯定性抖動(Deterministic jitter)。CDR從數據中恢復出採樣時鐘，經解串器變爲對齊的並行信號。8B/10B解碼器(8B/10B decoder)或解擾器(de-scambler)完成解碼或者解擾。若是是異步時鐘系統(plesio-synchronous system)，在用戶FIFO以前還應該有彈性FIFO來補償頻差。網絡
主要內容介紹以下，主要參考《
SerDes知識詳解
》，來源不明，在此謝過：
SerDes結構(architecture)異步
串行器解串器(Serializer/Deserializer)工具
串行器Serializer把並行信號轉化爲串行信號。Deserializer把串行信號轉化爲並行信號。佈局
發送端均衡器( Tx Equalizer)性能
SerDes信號從發送芯片到達接收芯片所通過的路徑稱爲信道(channel)，包括芯片封裝，pcb走線，過孔，電纜，鏈接器等元件。從頻域看，信道能夠簡化爲一個低通濾波器(LPF)模型，若是SerDes的速率大於信道(channel)的截止頻率，就會必定程度上損傷(distort)信號。均衡器的做用就是補償信道對信號的損傷。學習
發送端的均衡器採用FFE(Feed forward equalizers)結構。
接收端均衡器( Rx Equalizer)
接收端均衡器的目標和發送均衡器是一致的。主要使用
線形均衡器和DFE均衡器。
線形均衡器(LinearEqualizer)
DFE均衡器(DecisionFeedback Equalizer)
時鐘數據恢復(CDR)
SerDes在接收端集成了CDR(ClockData Recovery)電路，利用CDR從數據的邊沿信息中抽取時鐘，並找到最優的採樣位置。
鑑相器(PD)
抽取器和濾波器
環路帶寬
公用鎖相環(PLL)
SerDes須要一個
工做在數據波特率上的內部時鐘
，或者
1/2數據波特率的內部時鐘，工做在DDR模式。
抖動和信號完整性( Jitter, SI )
這部份內容和下面內容主要介紹爲何SerDes爲何具備高速、遠距離、低雜音的特徵。
時鐘的抖動(clock jitter)
數據的抖動(data jitter)
信號完整性(SI)及仿真
信道channel
芯片封裝Package
SI仿真
SerDes這部份內容就簡單介紹這裏，這裏給你們分享幾個文檔，結合上面的內容基本能夠理解了SerDes。
《SerDes知識詳解》
(即下一篇文章，跳轉不了，麻煩手動選擇下一篇文章閱讀)
連接: https://pan.baidu.com/s/1cnTTM5phr07JUiZ6S1UdiQ
提取碼: dbvc
SerDes的主要優勢包括:
SerDes在數據線中時鐘內嵌,不須要傳送時鐘信號。
SerDes經過加劇/均衡技術能夠實現高速長距離傳輸，如背板。
SerDes的主要缺點包括:
SerDes在克服一些缺點的時候（表現爲本身的優勢）會引入一些技術，這些技術形成的缺點就是帶寬利用率不高。
SerDes：是串行/解串器，也能夠叫串行收發器 。
GT(包括GTX、GTH和GTP)：是Xilinx在高速SerDes的基礎上，增長了其餘模塊，如8b/10b編解碼等(具體能夠看Xilinx相關文檔，如ug476)造成的一個高速串行收發器，GT是Gigabit Transceiver的意思，它是實現當下一些高速串行接口的基礎：如PCIe、RapidIO等
GTP , GTX , GTH都是串行收發器，區別在速率不同，在不一樣的器件中叫的名字不一樣而已。
這部份內容會在後面詳細介紹，這裏就先這樣。
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