fpga 如何測量 輸入clk的頻率

用 輸入時鐘clk_in 產生同步數據 data_in; 將 data_in 進入雙時鐘的 FIFO ，出口的時鐘爲 clk_out ,出口的數據爲 data_out ; 控制模塊監控 FIFO 的 接近空滿標誌 / 數據量，根據數據量變化調節 clk_out 的頻率，使 FIFO 裏的數據量穩定 此時的 clk_out 即爲 clk_in

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