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SystemVerilog Assertion應用指南學習筆記
時間 2021-01-02
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SystemVerilog Assertions 應用指南學習筆記(一) 斷言 什麼是斷言? 爲什麼使用SystemVerilog Assertion(SVA)? SVA術語 SVA中定義了兩種斷言:即時斷言和併發斷言 併發斷言 即時斷言 SVA塊 舉個例子:如下所示,就是一個property裏如何嵌套sequence 邊沿定義的序列 舉例: 邏輯關係的序列 序列複用 時序關係的序列 需要注意:序
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