Verilog基本語法介紹（課堂記錄的筆記）

assign   module   endmodule 阻塞賦值  = 在begin end 語句塊中順序執行 <= 則是並行執行   fork 語句塊1 語句塊2 join 多用於仿真 語句塊之間並行執行 begin       end   包圍起來的是一個語句塊 單獨的語句也是一個語句塊   敏感信號列表  [email protected](敏感信號列表) 電平觸發  用 = 阻塞賦值   

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