FPGA移位運算符

Verilog中有兩種移位運算符:<<(左移) >>(右移)

module shift;
  reg[3:0] start,result;
  begin
    start = 1; //初始時刻start賦值爲1
    result = (start << 2);
  end
endmodule

移位以後空出來的位用0來填充。進行移位運算以後要注意移位先後變量的位數:

4'h1001<<1  移位以後的變量爲5'b10010

4'b1001 <<2 移位以後的變量爲6'b10010

1<<6 移位以後爲32'b1000000

4'b1001 >>1 移位以後爲4'b0100

4'b1001>>4 移位以後爲4'b0000