Verilog中的 full case 與 parallel case

在使用Verilog時，case語句時非常常見的，case語句中有些非常有意思的東西,full case 與 parallel case,在這裏我想寫一下一些關於它們的相關知識。 一、full case   在使用case時，我們一般要求在沒有羅列所有情況時，要將default添加進去，以防止出現latch，但是有時候我們就會非常容易漏掉default，比如我們表示紅綠燈時，三種情況需要兩位，我們

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