基於System Generator的數字濾波器設計所用資源優化

首先將上次設計的濾波器文件copy一份進行備份，後面還會有用到的時候，或者之後再改回去都可以。 基於System Generator的數字濾波器（Simulink驗證+Block設計+FPGA的仿真驗證） 打開System Generator這個模塊的Clocking，然後看到之前設置的是20MHz的時鐘頻率，其實在FPGA器件中，時鐘頻率是很容易就超過20MHz的，使用更高的時鐘頻率運行FPGA

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