Xilinx CMT（Virtex-5）

Xilinx Virtex-5 FPGA根據不同型號分別有1、2、6個時鐘管理片（Clock Management Tile，CMT），每個CMT由一個PLL和兩個DCM組成。CMT包含專有路由來連接同一個CMT中的DCM和PLL，使用專有路由可以改進時鐘路徑。CMT如下圖： 下圖顯示了中心列資源簡化視圖： 在XC5VFX200T中，有6個CMT，Top Half和Bottom Half各3個。

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