基於28nm工藝低電壓SRAM單元電路設計

在分析傳統SRAM存儲單元工做原理的基礎上,採用VTC蝴蝶曲線,字線電壓驅動,位線電壓驅動和N曲線方法衡量了其靜態噪聲容限。

在這種背景下,分析研究了前人提出的多種單元優化方法。這些設計方法,大部分僅僅優化了單元讀、寫一方面的性能,另外一方面保持不變或者有惡化的趨勢;單端讀寫單元每每惡化了讀寫速度,並使靈敏放大器的設計面臨挑戰;輔助電路的設計,每每會使SRAM的設計複雜化。

爲了使SRAM存儲單元的性能獲得總體的提高,本文提出了讀寫裕度同時提高的新型10TSARM單元電路結構,能夠很大程度上抑制傳統6T存儲單元讀操做時"0"節點的分壓問題,提升SRAM存儲單元的讀靜態噪聲容限(RSNM),進而提高SRAM存儲單元的讀穩定性。

在寫操做時,用位線電壓提供交叉耦合反相器的電源電壓,下降了單元維持"1"的能力和一邊反相器的翻轉點,這樣能夠很大程度的提升SRAM存儲單元的寫裕度(WM)。同時,能夠優化SRAM存儲單元的抗PVT波動能力,而且能夠下降SRAM存儲單元的最小操做電壓。

基於SMIC 28nm工藝節點仿真結果顯示,新型10T單元結構在電源電壓爲1.05V時,和傳統6T單元相比,RSNM提高了 2.19倍,WM提高了 2.13倍。同時,在單元讀寫操做時,錯誤率較低。另外,新型單元的最小工做電壓僅爲傳統的59.19%,擁有更好的抗工藝變化能力。