AD18在拉線時，如何保證線與線的間距？

3W原則的認識 在PCB設計中，對於強幹擾信號線和對干擾很敏感的信號線 產生的串擾，會存在於走線之間,這種不良影響不只與時鐘或週期信號有關,並且也會對系統中其餘的重要走線,數據線、地址線、控制線和IO產生影響。問題的大多數來自時鐘和週期信號,它們間的串擾將引發其餘部分的功能性問題。 因此在時鐘走線、差分線、視頻、音頻，復位線，以及其餘系統關鍵電路等,多個高速信號線長距離走線的時，爲了減小線與線之間

>>阅读原文<<