淺析FPGA時序相關問題

時間 2021-01-13

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目錄案例引入：時序約束場景亞穩態的產生聲明：本博文整理互聯網上相關資料並加入個人的理解而成，參考文獻見最後。案例引入：何爲建立時間和保持時間？對於一個D觸發器而言，時鐘上升沿觸發，我們都知道在上升沿到來時刻，輸出Q值等於輸入D值，這是理想的情況下我們的通常認識，見博文：通過仿真和綜合認識D觸發器（Verilog HDL語言描述D觸發器），但實際情況是在上升沿到來之前的一段時間內D值

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