synopsys svtb lab2：Sending Packets Through Router

前言 歡迎您，有緣人！文章涉及的代碼太多，比較站篇幅，需要代碼和文檔去代碼需要翻看synopsys svtb lab1：SystemVerilog Verification Flow的前言部分獲取。 Lab2的學習目標是： 拓展lab1中的測試平臺，從一個輸入端向一個輸出端發送數據包。 用新的測試平臺來編譯和仿真設計文件。 在這次Lab中，你將繼續去搭建測試平臺上的相關組件（component）：

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