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時間 2020-12-31
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Verilog 模塊端口連接規則(reg/net) Verilog設計中,任何一個模塊都可以看作由輸入端口和輸出端口組成,而任意一個端口,又可以看成由互相連接的兩個部分組成(端口內部和端口外部)。當在一個模塊中調用(實例化)另一個模塊時,端口之間的連接必須遵守一些規則1 總結: 1.普通模塊聲明中,reg變量只可作輸出,不可作輸入,簡單來說,外部模塊需要傳遞數據給內部模塊時,內部模塊做的只是接收而
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