vivado simulation仿真(38譯碼器實現)

第一步 新建工程 新建工程選擇開發板，進入vivado界面，這裏就很少說了。web 第二步 添加design souce 這一步就是寫咱們要測試的Verilog模塊，由於只是仿真，因此咱們不須要綜合和實現，也所以我我的認爲，在design souce裏面的文件就不須要按照頂層到底層的方式寫，而是將須要測試的模塊都放在裏面。svg 這裏我添加了兩個文件，分別是兩種方式實現的38譯碼器： 其中各個文件

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