VHDL程序基本結構

　　在VHDL程序中，實體(ENTITY)和結構體(ARCHITECTURE)這兩個基本結構是必須的，他們能夠構成最簡單的VHDL程序。一般，最簡單的VHDL程序結構中還包含另外一個最重要的部分，即庫(LIBRARY)和程序包(PACKAGE)

1.實體

　　1.1功能：

　　　　對這個設計實體與外部電路進行接口描述

　　1.2經常使用語句結構

entity 實體名 is
    [generic (類屬表); ]
    [port ( 端口表 );]
end entity 實體名;

　　1.3實體名

　　　　一個設計實體不管多大和多複雜，在實體中定義的實體名即爲這個設計實體的名稱。在例化(已有元件的調用和鏈接)中，便可以用此名對相應的設計實體進行調用。

　　1.4generic類屬說明語句

　　　　類屬(generic)參量是一種端口界面常數，常以一種說明的形式放在實體或塊結構前的說明部分，書寫格式以下：

 1 generic ( [ 常數名 : 數據類型 [ : 設定值] ] ) 2 { ; 常數名 : 數據類型 [ : 設定值] }; 

　　1.4端口說明

　　　　實體端口說明的通常書寫格式以下：

 1 port ( 端口名 : 端口模式 數據類型 ; 2 { 端口名 : 端口模式 數據類型 } ); 

2.結構體

　　2.1功能

　　　　結構體是實體所定義的設計實體中的一個組成部分。結構體描述設計實體的內部結構和/或外部設計實體端口間的邏輯關係。

　　2.2組成

　　　　對數據類型、常數、信號、子程序和元件等元素的說明部分。

　　　　描述實體邏輯行爲的，以各類不一樣的描述風格表達的功能描述語句，它們包括各類形式的順序描述語句和並行描述語句。

　　　　以元件例化語句爲特徵的外部原件(設計實體)端口間的鏈接方式。

　　2.3結構體的通常語言格式

1 architecture 結構體名 of 實體名 is
2     [說明語句]
3 begin
4     [功能描述語句]
5 end architecture 結構體名;

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