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以同步右移寄存器爲基礎, 設計001101序列信號發生器
時間 2021-01-06
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數字電路
同步時序邏輯電路設計
同步右移移位寄存器設計序列信號發生器
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對於001101序列信號, 選擇三位: 001->011->110->101->010->100->001->...... 無重複狀態, 則選擇該方案進行設計. 由上面的選擇, 得到下述狀態序列表. 狀態順序表 CLK順序 Q2 Q1 Q0 0 0 0 1 1 0 1 1 2 1 1 0 3 1 0 1 4 0 1 0 5 1 0 0 6 0 0 1
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