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FPGA信號截位策略研究
時間 2021-01-21
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FPGA信號截位策略研究 作者:jbb0523(彬彬有禮) 在FPGA中,隨着信號處理的層次加深,對信號進行乘、累加、濾波等運算後,可能輸入時僅爲8位位寬的信號會擴展成幾十位位寬,位寬越寬,佔用的硬件資源就越多,但位寬超過一定範圍後,位寬的增寬並不會對處理精度帶來顯著的改善,這時就需要對信號進行截位。寫過FPGA HDL代碼的童鞋都應該知道,截位是最爲經常的一種操作。
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