如何在FPGA中實現高效的compressor加法樹

引言 大規模的整數加法在數字信號處理和圖像視頻處理領域應用很多，其對資源消耗很多，如何能依據FPGA物理結構特點來有效降低加法樹的資源和改善其時序特徵是非常有意義的。本篇論文是基於altera公司的FPGA，利用其LUT特點，探索設計最大程度利用LUT以及改善時序的compressor樹的結構。 1 半加器和全加器 半加器是兩個輸入bit相加，輸出結果S和進位C。表達式爲： S=A^B C=A∙B

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