看完這篇電磁兼容分層與綜合設計法，EMC你還不懂就沒救了

摘要
按照產品在電磁兼容設計時所採起的各項措施的重要性爲前後，分爲若干層次進行設計，並加以綜合分析進行適當調整直到完善，這就是本文提出的」 電磁兼容分層與綜合設計法」。能夠作到電磁兼容試驗一次成功。

人們在研發新產品時，每每急於實現產品的功能，因而沿用低頻、低速時的經驗，知足於利用軟件將單片機、芯片和元器件鏈接起來，就但願實現產品功能、效能和性能,結果事與願違，不只只是在低水平徘徊，並且延誤了寶貴的時間。

其實，隨着集成電路時鐘速率的提升,上升、降低沿速率加快，電源電壓下降以及產品複雜性和密集度的提升、設計週期的不斷縮短,沿用低頻、低速時的經驗已徹底不能實現產品的功能、效能和性能。若是在產品設計的後期從新設計,則成本很高.若是延誤日期,損失就更大.

所以,「第一時間推出產品」的設計目標，是生死攸關的競爭須要。要在第一時間實現產品規定功能、使產品效能得以充分發揮，並達到最高性能,就必須作好EMC設計。爲了以最低的成本解決EMC問題,就必須在功能設計的同時，進行EMC設計,並選用正確的方法.

如今,產品設計的重點已從功能設計和邏輯設計,轉移到EMC設計上來了.

進行電磁兼容設計的正確方法，應作到:標本兼治,重在治本. 就是從治理電磁兼容問題的源頭出發,按重要性爲前後，分爲若干層次進行設計，並加以綜合分析,進行適當調整,直到完善:

第一層爲重在治本之一:有源器件的選型和印刷電路板設計

第二層爲重在治本之二:接地設計

第三層爲標本兼治之一:結構/屏蔽設計

第四層爲標本兼治之二:濾波設計

第五層爲標本兼治之三:瞬態騷擾抑制設計

第六層爲系統級電磁兼容設計

而且在每一層進行接地、屏蔽和濾波的綜合設計和軟件抗騷擾設計。這就稱爲「電磁兼容分層與綜合設計法」.能夠作到電磁兼容試驗一次成功.

「電磁兼容分層與綜合設計法」 是本文做者在2000年5月「全國電磁兼容標準與質量認證研討會」上,首次提出，至今已十餘年。在全國推廣十餘年以來, 一批企業前後走出」測試修改法」致使電磁兼容試驗失敗的「怪圈」,作到在產品設計之初,就主動進行電磁兼容設計.並且,電磁兼容設計的投入僅需１％ (國內通常爲5%至10%) ．既下降了成本，又縮短了研發時間.同時,也使「電磁兼容分層與綜合設計法」更加充實與完善,獲得了全國許多企業和單位的承認．

第一層 有源器件的選型和印刷電路板設計
在電磁兼容問題的源頭，根本上解決EMC問題，必須首先作好芯片的選型和印刷電路板設計。

一．有源器件的敏感度特性與發射特性

1. 電磁敏感度特性

模擬器件帶內敏感度特性取決於靈敏度和帶寬;帶外敏感度特性用帶外抑制特性表示.

邏輯器件帶內敏感度特性取決於噪聲容限或噪聲抗擾度，帶外敏感度特性也是用帶外抑制特性表示.。

2.電磁發射特性

邏輯器件是一種騷擾發射較強的最多見的寬帶騷擾源.時鐘波形的上升時間tr 越短，對應邏輯脈衝所佔帶寬越寬

BW=1/ptr

此帶寬也是最高頻率份量.實際輻射頻率範圍可能達到BW的十倍以上.經過器件手冊能夠查出tr的典型值。

人們廣泛認爲:在PCB設計中,須要考慮的關鍵問題是時鐘頻率,其實,時鐘波形的上升時間tr纔是最關鍵的因素.上升時間tr定義爲從波形的10%處上升到90%處所須要的時間.若是在互連線的一端輸入方波,要求在另外一端也獲得方波,則該互連線不只必須能傳輸方波的基波,還必須能傳輸所有高次諧波,至少爲15次諧波.這就是說,PCB的時鐘頻率並不重要,上升時間tr和須要從新產生的諧波纔是最重要的.描述這個要求的詞語就是帶寬BW,也即最高頻率份量.

1. △I 噪聲電流、瞬態負載電流IL的產生和危害

當數字集成電路在加電工做時，它內部的門電路將會發生 「0」和「1」的變換,即開關狀態。在變換的過程當中，該門電路中的晶體管將發生導通和截止狀態的轉換，會有瞬間變化電流-浪涌電流di/dt從所接電源流入門電 路，或從門電路流入地線，這個變化電流就是△I噪聲的初始源，稱△I噪聲電流。如圖1所示。

圖1 △I噪聲電流

設驅動線對地電容與驅動門輸入電容之和爲負載電容 Cs,平時被充電，其值爲電源電壓。驅動門由高電位翻轉爲低電位時Cs放電，放電電流稱爲瞬態負載電流：

IL = Cs×dv/dt

瞬態負載電流IL與△I噪聲電流複合後，會產生更強的電磁騷擾發射。是阻礙實現產品規定功能、使產品效能得不到充分發揮的主要緣由.因爲PCB上，信號線、電源線和地線等都存在必定的引線電感L，瞬態負載電流IL 與△I噪聲電流複合後產生的瞬間變化電流di/dt，將經過引線電感L的感抗引發尖峯電壓

V= - Ldi/dt

即△I噪聲電壓，稱爲同步開關噪聲(Simultaneous Switch Noise SSN),如圖2所示，會引起地電位和電源電壓的波動(Ground/Power Bounce)，產生電磁騷擾發射.因此,引線電感L是產生傳導騷擾和輻射騷擾的根源之一。

看完這篇電磁兼容分層與綜合設計法，EMC你還不懂就沒救了
圖2 尖峯電壓

. 電磁騷擾發射的另外一根源爲等效電壓源的源阻抗，也即電源分配系統輸入阻抗Z，.系統要求尖峯電壓應在正常電源電壓的±2.5%至±5%之內.等效於源阻抗Z要足夠低]

V= Z×ΔI

不論ΔI如何變化，均可保持V變化很小.這可經過安裝去耦電容達到。

理想電源的源阻抗Z爲零,電源平面上任何一點電位保持恆定.

4.掌握IC設計和封裝特性抑制EMI

IC封裝也是產生電磁騷擾的緣由之一. IC封裝包括芯片,內部PCB以及焊盤.直接影響IC封裝的電容和電感.

芯片是做爲系統的一部分而存在的，硅芯片必須採用某種封裝，而後焊接到PCB板上。 這一互連鏈，即芯片經過封裝鏈接到PCB板上，自己就是一個複雜系統。

應將芯片設計、封裝和印刷電路板做爲一個系統來考慮.以保證最後組裝和加電後能獲得所指望的結果。最好的方法是，對全部這些進行並行設計、分析和驗證。

封裝是指安裝半導體集成電路芯片用的外殼,它不只起着安放,固定,密封,保護芯片和加強電熱性能的做用,並且仍是溝通芯片內部世界與外部電路的橋樑–芯片上的接點用導線鏈接到封裝外殼的引腳上,這些引腳又經過印製板上的導線與其它器件創建鏈接.衡量一個芯片封裝技術先進與否的重要指標是芯片面積與封裝面積之比,這個比值越接近1越好，引線電感越小.封裝技術已經歷了好幾代的變遷:

1）通孔插入式封裝(Through-hole Package)

DIP(Dual In-line Package) 雙列直插式封裝:上世紀 70年代的封裝,最大引腳數64條.其芯片面積/封裝面積爲1:8.6,離1相差很遠,說明封裝效率很低，引線很長，引線電感很大；

PGA(Pin Grid Array)針柵陣列式封裝,引腳中心距爲2.54mm,引腳數爲64-447.表面安裝式PGA引腳中心距爲1.27mm,引腳數爲250-528，引線電感很大；

2）表面安裝式封裝（Surface Mounted Package ）

上世紀80年代出現了芯片載體封裝,有陶瓷無引線芯片載體封裝LCCC,塑料有引線芯片載體封裝PLCC,小尺寸封裝SOP(Small Outline Package),塑料四邊引出扁平封裝PQFP.芯片面積/封裝面積爲1:7.8，引線電感仍很大；

3）BGA封裝與CSP封裝

上世紀90年代隨着集成技術的進步和深亞微米技術的使用,LSI,VLSI,ULSI相繼出現,芯片集成度不斷提升,對封裝要求更加嚴格,I/O引腳數急劇增長,功耗也隨之增大.爲知足發展的須要,在原有封裝品種基礎上,又增添了新的品種–球柵陣列封裝簡稱BGA(Ball Grid Array Package).成爲CPU南北橋等VLSI芯片的高密度,高性能,多功能及高I/O引腳封裝的最佳選擇.芯片面積/封裝面積爲1:4，引線電感有所減少；1994年9月誕生了一種新的封裝形式命名爲芯片尺封裝,CSP(Chip Size Package或ChipScale Package),芯片面積/封裝面積爲1:1.1.也就是說,單個芯片有多大,封裝尺寸就有多大，引線電感大大減少；.

４）裸芯片組裝

隨着組裝密度和IC的集成度的不斷提升，爲適應這種趨勢，IC的裸芯片組裝形式應運而生，並獲得普遍應用。它是從已完工的晶圓(Water)上切下的芯片，不按傳統之 IC 先行封裝成體，而將芯片直接組裝在電路板上，謂之 Bare Chip Assembly。早期的 COB (Chip on Board)作法就是裸芯片的具體使用，不過 COB 是將芯片的背面黏貼在板子上，再行引線及膠封。而新一代的 Bare Chip 卻連引線也省掉，是以芯片正面的各電極點，直接反扣熔焊在板面各配合點上( Flip Chip)。或以芯片的凸塊扣接在載帶自動鍵合(TAB)的內腳上，再以其外腳鏈接在 PCB 上。此二種新式組裝法皆稱爲 裸芯片組裝，寄生 C,L小.而且可節省總體成本約 30% 左右；

5）載帶自動鍵合(TAB):多接腳大型芯片組裝:裸芯片貼裝技術之一

載帶基材爲聚酰亞胺薄膜，表面覆蓋上銅箔後，用化學法腐蝕出精細的引線圖形。芯片在引出點上鍍Au、Cu或Sn/Pn合金，造成高度爲20-30mm的凸點電極。組裝方法是將芯片粘貼在載帶上，將凸點電極與載帶的引線鏈接，而後用樹脂封裝。它適用於大批量自動化生產。TAB的引線間距可較QFP進一步縮小至0.2mm或更短。

6）系統芯片（SoC）

SoC就是將系統的所有功能模塊集成到單一半導體芯片上. 將一片SoC與如今的板卡相比，其中可能含有的功能模塊有：CPU、RAM、ROM、DSP、無線模塊、模擬和數字模塊、網絡模塊、硬核等。

嵌入式片上系統將整個嵌入式系統集成到一塊芯片中，應用系統的電路板變得簡潔，減少體積和功耗，提升了可靠性。並且，經過改變內部工做電壓，下降芯片功耗；減小芯片對外引腳數，簡化製造過程；減小外圍驅動接口單元與電路板之間的信號傳遞，加快數據處理速度；內嵌線路可避免外部電路板在信號傳遞時所形成的騷擾。

單芯片嵌入式微控制器（MicroController Unit,MCU）俗稱單片機，將整個嵌入式微計算機系統集成到一塊芯片中，從而使功耗和成本降低，可靠性提升。

IC產業技術發展經歷了電路集成、功能集成、技術集成，直到今天基於計算機軟硬件的知識集成，其目標就是將電子產品系統電路不斷集成到芯片中去，力圖吞噬整個產品系統。單芯片的嵌入式系統的出現，以單個芯片實現的產品系統不只僅限於硬件系統，而是一個帶有柔性性能的軟、硬件集合體的電子系統。SoC是微電子領域IC設計的最終目標.

二．印刷電路板設計

隨着信息寬帶化和高速化的發展,要求信號的傳輸和處理的速度愈來愈快.已經成爲PCB設計必須關心的問題之一。PCB已不只僅是支撐電子元器件的平臺,簡簡單單在基材上布上金屬導線，因爲存在引線電感，並不能能實現互連。PCB已成爲功能元件，成爲高性能的系統結構。從而使得PCB設計成爲產品設計可否成功的關鍵因素。

印製電路板EMC設計是產品EMC設計的基礎.整機輻射發射超標，輻射敏感度不達標，大可能是因爲PCB引發的。

在PCB設計階段處理好EMC問題,是使產品實現電磁兼容最有效,成本最低的手段.

1. 電磁騷擾發射的抑制方法之一:PCB佈線及佈局基本原則

電流必須在一個迴路中流動。每一個信號都有一個迴流來構成迴路。直流和低頻時，迴路電流老是從電阻最小的路徑上經過；而高頻時，迴流老是從阻抗最小的路徑上經過。

兩根導線分別流過大小相等方向相反的信號電流和它的迴流電流，它們的磁場也是大小相等方向相反，若是兩根導線距離很是近，磁場即差模EMI輻射將徹底抵消。因此基本原則是：若是要把差模EMI輻射減少到最小，信號線應儘可能靠近與它構成迴路的迴流線，即必須把迴路面積減小到最小。

精心的走線設計能夠在很大程度上減小走線阻抗形成的騷擾，而抑制電磁騷擾發射。當頻率超過數kHz時,導線的阻抗主要由導線的電感決定,細而長的迴路導線呈現高電感(典型lOnH/cm),其阻抗隨頻率增長而增長。若是設計處理不當,將引發共阻抗耦合。

兩根電流方向相反的平行導線，因爲互感做用，可以有效地減小電感，總自感可表示爲：

L = L1 +L2 - 2M

式中, L一、L2分別爲導線1和導線2的自感，M爲互感

M=L1/[1+(a/h)2]

式中，a—間距, h—離地面距離。當：L1 = L2，則：

L =2 (L1- M)

當：a = 0

M = L1

,則 L = 0.

由此能夠獲得佈線基本原則，即環路面積爲零。例如，多層板層間距離很小，4層板爲0.15mm,而28層板爲0.05mm能真正作到環路面積爲零，總自感爲零，如圖3所示。

圖3 佈線基本原則：環路面積爲零

在印製板佈局時，應先進行物理分區和電氣分區,肯定元器件在板上的位置，而後佈置地線、電源線，再安排高速信號線，最後考慮低速信號線。

佈局時,首先做好不兼容分割,元器件的位置應按電源電壓、數字及模擬電路、速度快慢、電流大小等進行分組，以避免相互騷擾。根據元器件的位置能夠肯定印製板鏈接器各個引腳的安排。全部鏈接器應安排在印製板的一側，儘可能避免從兩側引出電纜，減小共模輻射。其次,在安裝,受力,受熱和美觀等方面應知足要求.

（1）電源線

在考慮安全條件下，電源線應儘量靠近地線， 以減少差模輻射的環面積，也有助於減少電路的交擾。對於單一電源供電的PCB，一個電源平面足夠了；對於多種電源，若互不交錯，可考慮採起電源層分割,用做參考面時，需加縫補電容；對於電源互相交錯（尤爲多種電源供電，且互相交錯的IC）的單板，則必須考慮採用2個或以上的電源平面。

（2）時鐘線、信號線和地線的位置

時鐘線、信號線與地平面相鄰或與地線距離較近，造成的環路面積儘可能小。必要時，兩側加地線護送。

（3）按邏輯速度分割

當須要在電路板上佈置快速、中速和低速邏輯電路時，高速的器件（快邏輯、時鐘振盪器等)應安放在緊靠邊緣鏈接器範圍內,而低速邏輯和存儲器,應安放在遠離鏈接器範圍內。這樣對共阻抗耦合、輻射和交擾的減少都是有利的。

（4）避免印製電路板導線特性阻抗的不連續性，保證特性阻抗連續，必須作到跡線寬度不要突變、導線不要忽然拐角，同層的佈線的寬度必須連續，不一樣層的走線阻抗也必須連續。

（5）檢查信號線的長度和信號的頻率是否構成諧振，即當佈線長度為信號波長1／4的時候的整數倍時，此佈線將產生諧振，而諧振就會輻射電磁波，產生騷擾。

1. 高速數字電路設計

在電子系統中，須要各類長度的走線。在這些走線上，信號從線的始端傳輸到終端，須要必定時間。也就是說，信號存在延時。這種延時，在低速系統中能夠忽略；但在高速系統中，則不能被忽略。高速PCB設計還需考慮當信號在導線上傳輸時，若是傳輸線與始端阻抗或終端阻抗不匹配，將會出現電磁波反射現象，使信號失真，產生干擾脈衝，影響系統運行。

所謂高速PCB，是從數字電路的角度說的，而對於模擬電路的PCB，則是高頻問題。高速指的是信號的邊緣速率高，而不必定是時鐘頻率高，能夠這麼說：時鐘頻率低的PCB，不必定不是高速PCB，而時鐘頻率高的PCB，則必定也是高速PCB。一旦把所設計的PCB看成高速PCB來設計後，就須要考慮高速信號的傳輸、端接、串擾等問題，若是不這樣考慮，不進行高速信號的完整性設計，PCB的工做可靠性可能就不能保證，甚至沒法正常工做。而對於普通PCB，不去考慮高速的影響，則沒有關係。

信號完整性（Signal Integrity，簡稱SI）是指在信號線上的信號質量及信號定時的準確性。即在要求的時間內，信號能以要求的時序、持續時間和電壓幅度做出響應，不失真的從源端傳送到接收端，則該信號是完整的。因此，信號完整性分析是以電壓波形爲主的分析。

時序是高速系統的核心問題.若是定時不許確,則不能獲得準確的邏輯.信號傳輸時,任何發生在驅動端,互連線或接收端的延時或波形畸變都會致使傳輸失敗.

破壞信號完整性的緣由有:所使用的芯片切換速度過快;端接元件佈設不合理、電路互連不合理以及傳輸線、過孔等引發的阻抗不連續;線距太小引發的串擾以及尖峯電壓等都會引發信號完整性問題。信號完整性問題包括反射、串擾、過沖、振盪、時延和電磁騷擾發射等。信號完整性分析的目標是保證可靠的高速數據傳輸.高速數字系統設計成功的關鍵在於保持信號的完整性。從廣義上講，信號完整性問題指的是在高速產品中，互連線引發的全部問題。它主要研究互連線與數字信號電壓電流波形相互做用時，如何影響產品性能。信號完整性問題包括：

反射信號Reflected signals

延時和時序錯誤Delay & Timing errors

過沖與下衝Overshoot/Undershoot

振鈴Ringing（屢次跨越邏輯電平門限錯誤False switching ）

串擾Induced Noise (or crosstalk)

電磁輻射EMI radiation

爲了實現信號完整性，必須縮短 S 並進行阻抗匹配，阻抗匹配方法有:串聯電阻、並聯電阻、戴維南網絡、RC網絡、二極管陣等。

第二層 接地設計
一．接地設計是重在治本的重要一層.

1接地是指將一個電路、設備、分系統與參考地鏈接，目的在於提供一個等電位點或面。接地必須有接地導體和參考地才能完成。

2.參考地的含義是普遍的，能夠是大地，也能夠是起大地做用的,有足夠面積的導體.如飛機或船舶的殼體，機櫃的櫃體等。理想的參考地是一個零電位、零阻抗的物理體。能爲電路或系統提供基準電位;能抑制產品內部產生的電磁騷擾以及外部進入產品的電磁騷擾；並能爲電流流回源提供一條低阻抗路徑。

3接地是一個系統概念.電流幅值和頻率是兩項關鍵因素.對接地分類是爲了選擇接地體及其鏈接方式。

接地分類 接地電流幅值 接地電流頻率範圍

信號地 （迴流地） 幾mA-幾A 直流-GHz

電源地 幾mA-幾A <50-60Hz

保護地 (安全地) 10A-1000A <50-60Hz

防雷地 <240kA 200kHz-500MHz

參考地 (EMI地) μA-A 直流-微波

參考地任務之一是爲EMI電流提供一個受控抑制通道。關鍵是在極寬的頻率範圍內保持低阻抗。

防雷地是提供一條將雷電電流通入大地的受控通道。關鍵是同時維持低電阻和低電感，而且提供充分的瞬態電流容量。

安全地(保護地 )主要是爲了保護人身安全。一般將金屬殼體接地，出現故障時確保故障電流流入大地。

電源地的主要問題是維持低阻抗，並提供足夠的電流容量。

信號地（迴流地）爲信號提供一個迴流通道

二．接地方式

1.懸浮地

信號電平較大或接近時,該模塊應接系統地,信號電平較小或相差大時,低電平信號模塊應接懸浮地.

設備懸浮地 設備的地線在電氣上與參考地及其餘導體相絕緣

單元電路懸浮地 單元電路信號地與參考地及機箱絕緣

懸浮地容易產生靜電積累和靜電放電.易遭雷擊和其餘瞬態騷擾。一般在懸浮地與參考地之間接進一個阻值很大的電阻以消除靜電積累。

1. 單點接地（f<1MHz)

並聯單點接地：每一個電路模塊都接到一個單點地上，每一個單元在同一點與參考點相連。

多級電路的串聯單點接地：接地點應選在低電平電路的輸入端，使其最接近參考地。若把接地點移到高電平端，則 輸入級的地對參考地的電位差最大，是不穩定的。

1. 多點接地（f >10MHz)

設備中的電路都就近以機殼爲參考點，而全部機殼又以地爲參考，使接地引線長度最短。在多點接地的狀況下，要注意地環路問題 .信號頻率在1-10MHz之間，當地線長度不超過l /20時，能夠採用單點接地，不然就要多點接地。當地線長度能夠與l/4相比擬時，成爲終端短路的l/4傳輸線，等效爲開路，阻抗增大。

1. 混合接地

使用電抗元件使接地系統在低頻和高頻時呈現不一樣特性。

電子設備的混合接地把設備的地線分紅兩類：電源地與信號地。設備中各部分電源地線都接到電源總地線上與信號總地線聚集到公共參考地。

三．長地線的阻抗

1.地線阻抗是致使地線騷擾的根本緣由

理想地線應是一個零電位、零阻抗的物理實體。但實際的地線自己既有電阻份量又有電抗份量，當有電流經過該地線時，就要產生電壓降。地線會與其餘連線（信號、電源線等）構成迴路，當時變電磁場耦合到該回路時，就在地迴路中產生感應電動勢，並由地迴路耦合到負載，構成潛在的EMI威脅。

傳輸線輸入阻抗

Zin(x)=Zc(ZL+jZctgβx)/(Zc+jZLtgβx)

式中，β=2π/λ=ω（LC）1/2,

當 ZL=0

∣Zin(x)∣=∣jZctgβx∣=Zctg(ωx（LC）1/2)

當 x=λ/4

∣Zin(x)∣=Zctg[ω(λ/4)（LC）1/2]=Zctg(π/2)=∞

這時,接地線實際上開路,反而成爲向外輻射的天線

2地線長度

地線長度應爲: ≤l/20 應當短而粗.

第三層 結構 / 屏蔽設計
產品電磁兼容設計應作到標本兼治。產品與外界的鏈接界面,如圖4所示。包括機殼端口,電源線端口,地線端口,信號線端口和控制線端口等.須要作好結構/屏蔽設計,濾波設計和瞬態騷擾抑制設計等。

圖4產品與外界的鏈接界面

什麼是結構？結構即材料、形狀、鏈接、佈局的總和。

對單一零件來講，結構即零件的材料和形狀。材料包含零件的內在結構；形狀體現零件外在特徵。

對兩個和兩個以上零件來講，還包括他們間的鏈接方式，「鏈接」即零件間的裝配方法。

對整機來講，還要考慮零部件的佈局。

結構設計經過設想和計算，用工程圖紙或參數化電子文檔表達出來，提交製造，實現產品生產。包括整機造型、佈局、零部件鏈接、材料和標準件及通用件選擇等。

電子產品結構與純機械結構的不一樣之處在於還要考慮結構的電磁兼容性。

屏蔽技術用來抑制10kHz以上電磁騷擾沿空間的傳播，即切斷輻射騷擾的耦合途徑。

一．屏蔽效能的概念

用於電磁兼容目的的屏蔽體,一般能將電磁騷擾的強度衰減到原來的百分之一至百萬分之一以上.爲了方便起見,屏蔽體的性能以屏蔽效能SE或SH（dB）表示。定義爲： SE=20lg(E1/E2)（dB）

SH=20lg(H1/H2)（dB）

式中，E一、H1分別爲未屏蔽時測得的電場強度和磁場強度， E二、H2分別爲屏蔽後測得的電場強度和磁場強度。

屏蔽體的整體屏蔽效能是由屏蔽體中最薄弱的環節決定的.要使屏蔽體的屏蔽效能達到某一個值,屏蔽體上全部部位都要達到這個值,即各部位屏蔽效能的匹配是十分重要的。

屏蔽體中最薄弱的環節是各類縫隙和孔洞。

實現屏蔽,首先要作好「電磁兼容分層與綜合設計法」的第一和第二層,將電磁發射降至最低,將抗擾能力提至最高.而後利用殼體切斷EMI輻射。

可是，用這個定義只能測試屏蔽體的屏蔽效能，而沒法肯定應該使用什麼材料製造屏蔽體。要肯定應該使用什麼材料製造屏蔽體，須要知道材料的屏蔽效能與材料的什麼參數有關。

1 實心材料屏蔽效能的計算

實心屏蔽把屏蔽體當作一個結構上完整、電氣上連續均勻的無限大平板或全封閉殼體，上面不存在任何孔洞、縫隙等電氣不連續點。實心屏蔽理論反映了屏蔽材料在「實心」條件下所能達到的「理想屏蔽效能」，僅對屏蔽材料的研發和選用起指導做用。實心材料屏蔽效能的計算如圖5所示。

電磁波入射到無限大的平板型屏蔽體時，一部分能量被反射，稱反射損耗，記爲R1；透射波在金屬板內傳播時被衰減，稱吸取損耗，記爲A.電磁波到達屏蔽體另外一側時，又被反射記爲R2，僅有小部分能量透射進入被屏蔽空間。被反射的能量又被衰減和反射，循環往復，直至能量所有被衰減和透射。這種屢次反射的現象，稱屢次反射修正係數，記爲B,量值小於1.

採用銀、銅、鋁、鎳等良導體制做的接地屏蔽體,可對電場和高頻磁場進行屏蔽;當厚度小、頻率低時，鋼的屏蔽效能比銅低；當厚度大、頻率高時，鋼的屏蔽效能比銅高；當厚度在0.67mm以上，鋼的屏蔽效能比銅高。對於近場電場屏蔽，則以銅爲宜。

對於f<100kHz的低頻磁場,則用高導磁材料進行屏蔽,如工業純鐵,鐵硅合金(硅鋼,電工鋼等),鐵鎳軟磁合金,坡莫合金(79℅鎳,21℅鐵),非晶態軟磁合金材料(具備高強度,高硬度,高延展性,耐腐蝕性),μ金屬,鐵氧體材料等。

圖5 實心材料屏蔽效能的計算

2 屏蔽方案的級別：級別越低,越容易實現高屏蔽效能。

單板屏蔽及單板局部屏蔽：約20dB/1GHz

模塊屏蔽：將輻射騷擾大或抗騷擾能力差的模塊，單獨安裝在屏蔽盒中。不但容易實現，成本低，並且能夠減弱模塊之間的相互騷擾，實現產品內部模塊之間的電磁兼容。約20dB/1GHz

插箱、子架屏蔽： 約20dB/1GHz

機櫃屏蔽： 約15dB/1GHz

圖6爲拼裝機櫃的屏蔽效能，30-230MHz：20dB；230-1000MHz：10dB

圖6 拼裝機櫃的屏蔽效能

二．實際屏蔽體的問題

實際屏蔽體上有許多電磁泄漏源，例如：不一樣部分結合處的縫隙、通風口、顯示窗、按鍵、指示燈、電纜線、電源線等，如圖7所示。

圖7 實際屏蔽體上的電磁泄漏源

1． 縫隙屏蔽

:當縫隙的長度接近波長的一半時，電磁波就會泄漏出去。這種類型的電磁泄漏源就是狹縫天線。縫隙尺寸接近半波長的整數倍時，電磁泄漏最大。因此,高頻時特別應作好孔縫屏蔽，要求縫長或孔徑小於l/100。整個接合處必須維持電氣連續性,以免狹縫天線的造成。 最少要在每l/6 之處有配接表面間的電接觸－緊固點直接鏈接（包括螺釘̖鉚釘̖點焊̖鎖釦等）。 永久性接縫,採用焊接工藝。非永久性配合面造成的接縫採用導電襯墊.都可達20dB/1GHz。

屏蔽體的導電連續性，是影響屏蔽效能最主要的因素。

2 通風孔的處理

目的是處理屏蔽和散熱之間的矛盾。

波導是管狀金屬結構,呈高通濾波器特性, 頻率高的電磁波能經過波導管，頻率低的電磁波則損耗很大。工做在截止區的波導管稱爲截止波導管，可以使騷擾頻率落在截止區內而被抑制。這種裝置稱爲截止波導通風窗，如圖8所示，用於對屏蔽效能要求高的機櫃。.

圖8 截止波導通風窗

截止波導通風窗可抑制低於10GHz的騷擾,屏效達50-80dB/1GHz.但成本高,鋁製波導粘貼而成,須經導電氧化,鍍錫,鍍鎳等導電處理,價格爲1000元/m2以上.鋼製波導用釺焊方式製成,價格昂貴,不推薦使用.

屏蔽效能要求不高的機櫃，可採用金屬孔板，如圖9所示。只適用於騷擾頻率低於50MHz時,屏效爲30-50dB/1GHz。材料爲鋼板或鋁板。

圖9 金屬孔板

3． 顯示器:採用金屬鍍膜導電玻璃

金屬鍍膜玻璃是採用真空濺射等工藝在普通或鋼化玻璃表面造成緻密導電膜而製成的，具備屏蔽效能高、透光率高、無光學畸變、環境適應性強等優勢。

4．電纜或導線穿越屏蔽體

濾波器鏈接器用於多根導線或電纜穿越屏蔽體。穿心電容、饋通濾波器用於單根導線或電纜穿越屏蔽體。

5．接續設計

屏蔽層的正確接法應採用壓接端子並360度搭接,構成啞鈴形結構,成爲屏蔽機殼的延伸。

第四層 濾波設計
傳導騷擾能夠經過電源線、信號線、互連線等導線,以及屏蔽體、接地導體等導體進行傳播。解決傳導耦合的辦法是在騷擾進入敏感電路以前用濾波方法從導線或導體上除去騷擾。

電磁騷擾濾波器，即EMI濾波器，是抑制傳導騷擾最有效的手段。它包括信號線濾波器和電源線濾波器。信號線濾波器容許有用信號無衰減經過，同時大大衰減雜波騷擾信號。電源線濾波器又稱電網濾波器，它以較小的衰減把直流、50Hz、400Hz電源功率傳輸到設備上，卻大大衰減經電源傳入的EMI信號，保護設備免受其害。同時，它又能抑制設備自己產生的EMI信號，防止它進入電網，污染電磁環境，危害其它設備。

EMI濾波器，一般是集總參數的、無源的低通濾波器。但EMI濾波器不一樣於通常低通濾波器，EMI濾波器更關心插入損耗、能量衰減、截止頻率等特性。

一 影響濾波器性能的關鍵特性

1影響濾波器性能的關鍵特性之一：阻抗特性

無源濾波器由抑制元件組成，其抑制特性不只取決於元件參數，並且還取決於端接阻抗。 如圖10所示。

圖10 源/負載阻抗與濾波器網絡結構的選擇

例如，爲防止電源系統的不穩定性，濾波器的輸出阻抗必須小於開關電源開環輸入阻抗。濾波器的輸入阻抗應與電網輸出阻抗相差較大。其目的是爲了儘量使之失配，以得到儘量大的插入損耗。

2．影響濾波器性能的關鍵特性之二：頻率特性

EMI濾波器的抑制噪聲能力的評定指標：插入損耗 IL（Insertion Loss）。插入損耗的定義如圖11所示。

圖11 插入損耗的定義

共模和差模插入損耗是在50~75W間的某一阻值的系統內進行測量的，是最優化和誤導,100/0.1Ω或0.1/100Ω系統才能真實地預估實際應用時的性能。

3影響濾波器性能的關鍵特性之三：電源線濾波器的安裝

電源線濾波器安裝時，容易出現的問題包括，濾波器輸入線過長、輸入輸出發生耦合、接地不良等。針對這些問題，電源線濾波器的正確安裝應當如圖12所示。

圖12 電源線濾波器的正確安裝

第五層 瞬態騷擾抑制設計
一．電快速瞬變脈衝羣(EFT)的抑制

抑制EFT必須作到：正確選用和安裝電源濾波器和信號濾波器：減少PCB環路面積和引線電感;分類捆紮分類敷設導線和電纜;控制線使用屏蔽線，電源線不該過長；正確作好接地設計；安裝瞬態騷擾抑制器。

二．雷擊浪涌的抑制

致使雷擊浪涌試驗失敗表如今太高的差模電壓致使輸入器件被擊穿，或太高的共模電壓致使線路與地之間的絕緣層被擊穿。

經過雷擊浪涌敏感度試驗應採起的措施：浪涌吸取器件要用在進線入口處。在器件附近不能有信號線和電源線通過，以防止將浪涌引入信號和電源線路。器件的引腳要短；吸取容量要與浪涌電壓和電流的試驗等級相匹配。

三。靜電防禦

靜電放電是高電位、強電場、瞬態大電流的過程.所產生的上升時間極快、持續時間極短(多數只有幾百納秒)的電磁脈衝.

1．ESD防禦是一項系統工程,須要各個環節實施全面控制.通常應達到(+/-)2000V以上的防禦要求.

2．.電子設備ESD保護電路設計

旁路釋放保護電路:其做用是將靜電荷經過該保護電路釋放掉，避免對功能元器件的靜電損傷；限壓/限流保護電路:其做用是減緩靜電的放電速度，使放電電壓/流小一些，鉗制器件端口的電位；採用絕緣介質如塑料機箱、空氣間隙及絕緣材料等把內部系統和元器件與外界隔離；.使用金屬屏蔽外殼，防止大的ESD電流衝擊內部電路；.PCB板上安裝光耦合器、隔離變壓器、光纖/無線和紅外線耦合 ，實現電氣隔離。

四．瞬態騷擾抑制器

因爲濾波器的輸入輸出阻抗與電網以及負載阻抗嚴重失配,對瞬態騷擾的抑制能力很是有限.目前最有效的辦法是採用瞬態騷擾抑制器,將大部分能量轉移到地。

1.避雷管:早期的避雷管是氣體放電管,一個電極接可能耦合瞬態騷擾的線路，另外一個接地。瞬態騷擾出現時,管內氣體被電離,兩極間的電壓迅速降到很低的殘壓值(2-4kV)上,使大部份瞬態能量被地線迅速轉移,通流容量大(100kA以上),功耗大大下降,漏電流小,產品受到了保護。目前已固化，體積很小。避雷管具備很強的浪涌電流吸取能力,很高的絕緣電阻(>104MW)和很小的寄生電容(<2pF),對產品正常工做不會產生有害影響.但其響應時間較慢,約爲£100ns.只適用於線路保護和產品的一次保護 。

2.壓敏電阻器（VSR）（varistor; voltage-dependent resistor）:爲多個PN結並聯和串聯在一塊兒的電壓敏感型箝位保護器件.當加在其兩端的電壓低於標稱壓敏電壓時,其電阻近爲無窮大,而超過標稱壓敏電壓值後,阻值便急劇降低.它對瞬態電壓的吸取做用是經過箝位方式實現的,並轉換爲熱量.其響應時間<50ns.主要參數爲:

1）、標稱壓敏電壓V1mA ，即擊穿電壓或閾值電壓。指在1mA規定電流下的電壓值，即1mA直流時測得的電壓值.爲10－9000V不等。通常 V1mA=1.5Vp或V1mA=2.2VAC，式中，Vp爲電路額定電壓的峯值。VAC爲額定交流電壓的有效值。ZnO壓敏電阻的電壓值選擇是相當重要的，它關係到保護效果與使用壽命。如額定電源電壓爲220V，則壓敏電壓 V1mA=1.5Vp=1.5×1.414×220V=467V,或V1mA=2.2VAC=2.2×220V=484V.所以,選在470－480V之間。

2）、通流容量(kA) ，即在環境溫度爲25℃狀況下最大脈衝電流的峯值，一般選用2－20kA。

3）、 殘壓比:規定峯值爲8/20ms標準衝擊電流經過壓敏電阻後, 兩端的峯值電壓值(稱爲最大限制電壓)與壓敏電壓之比.約爲1.7-1.8.

3.TVS(Transient Voltage Suppresser瞬態電壓抑制器)

隨着電子信息技術的迅速發展，當前半導體器件日益趨向小型化、高密度和多功能化。所以要求保護器件必須具有低箝位電壓以提供有效的ESD保護；並且響應時間要快以知足高速數據線路的要求；封裝集成度高以適用便攜設備印製電路板面緊張的狀況；同時還要保證屢次ESD過程後不會劣化以保證高檔設備應有的品質。TVS(Transient Voltage Suppresser瞬態電壓抑制器)正是爲解決這些問題而產生的，它已成爲保護電子信息設備的關鍵性技術器件，是專門設計用於吸取ESD能量而且保護系統免遭ESD損害的固態元件。

TVS是一種二極管形式的高效能保護器件。當TVS二極管的兩極受到反向瞬態高能量衝擊時，它能以10-12秒量級的速度，將其兩極間的高阻抗變爲低阻抗，吸取高達數千瓦的浪涌功率，使兩極間的電壓箝位於一個預約值，有效地保護電子線路中的精密元器件，免受各類浪涌脈衝的損壞。因爲它具備響應時間快、瞬態功率大、漏電流低、擊穿電壓誤差小、箝位電壓較易控制、無損壞極限、體積小等優勢。

目前已普遍應用於計算機系統、通信設備、交/直流電源、汽車、電子鎮流器、家用電器、儀器儀表（電度表）、RS232/422/423/48五、I/O、LAN、ISDN、ADSL、USB、MP三、PDAS、GPS、CDMA、GSM、數字照相機的保護、共模/差模保護、RF耦合/IC驅動接收保護、電機電磁騷擾抑制、聲頻/視頻輸入、傳感器/變速器、工控迴路、繼電器、接觸器噪音的抑制等各個領域。

第六層 系統級電磁兼容設計
EMC對系統效能的影響包括：系統性能下降或失效；系統可靠性下降；影響系統工做壽命；影響效/費比的權衡；影響系統和人員的生存性和安全性；延誤生產和使用。系統級電磁兼容設計流程如圖13所示。

圖13 系統級電磁兼容設計流程

實踐代表，知足了設備EMC限值的設備、分系統組成系統後並不能保證系統的EMC良好，即EMC+EMC¹EMC。所以規定系統的EMC要求並實現它是與保證設備EMC同等重要的。例如，若是N個模塊分別在場點測得的場強值基本相等,則

Eo=N1/2E(mV/m)

設標準規定的騷擾發射限值爲Eo,如有N個模塊,則每一個模塊的騷擾發射限值應爲

E=Eo/N1/2

十餘年來，「電磁兼容分層與綜合設計法」已成功用於，合成孔徑雷達衛星、大型集裝箱檢查系統、手持機、集成電路、汽車電子系統、醫用電子設備與系統、嵌入式機器人控制器等的電磁兼容設計，基本作到電磁兼容試驗一次成功。